tt06 csit卢克斯
tt06 csit luks (2024-03-12, Verilog, 0KB, 下载0次)
定制ASIC，对PS 2键盘进行编码，并将数据输出为莫尔斯码
Custom ASIC which encodes a PS 2 keyboard and outputs the data as morse code (2023-12-25, Verilog, 0KB, 下载0次)
数字系统设计课程项目，使用Basys 3 FPGA创建莫尔斯电码转换器
Digital Systems Design course project that creates a Morse code translator using the Basys 3 FPGA (2023-11-26, Verilog, 0KB, 下载0次)
设计（编码、模拟和实现）一个停车计时器，与奥斯汀周围的停车计时器非常相似。程序能够模拟硬币广告...，
Designed (coded, simulated, and implemented) a parking meter much like the ones around Austin. Program is able to simulate coins being added and shows the appropriate time remaining. Also, it flashs slowly when less than 200 seconds are remaining and flash quickly when time has expired. (2023-08-22, Verilog, 0KB, 下载0次)
美联客XILINX FPGA初级教程，对新手很友好详细，错别字请自行脑补。
The English explanation is useless and cannot be written out. Please ignore this paragraph.thank you. (2021-01-11, Verilog, 5745KB, 下载2次)
触发器的代码及测试文件，八选一数据选择器的代码及测试文件，全加器的代码及测试文件
Trigger code and test file, one out of eight data selector code and test file, full adder code and test file (2019-12-12, Verilog, 1KB, 下载0次)
FIR滤波器即设计一个数字滤波器去逼近一个理想的低通滤波器。通常这个理想的低通滤波器在频域上是一个矩形窗。根据傅里叶变换我们可以知道，此函数在时域上是一个采样函数。但是这个采样序列是无限的，计算机是无法对它进行计算的。故我们需要对此采样函数进行截断处理。也就是加一个窗函数。就是传说中的加窗。也就是把这个时域采样序列去乘一个窗函数，就把这个无限的时域采样序列截成了有限个序列值。但是加窗后对此采样序列的频域也产生了影响：此时的频域便不在是一个理想的矩形窗，而是成了一个有过渡带，阻带有波动的低通滤波器。通常根据所加的窗函数的不同，对采样信号加窗后，在频域所得的低通滤波器的阻带衰减也不同。通常我们就是根据此阻带衰减去选择一个合适的窗函数。如矩形窗、汉宁窗、凯撒窗等。选择一个具体的窗函数之后，根据所设计滤波器的参数来计算所需的阶数、此窗函数的表达式。然后用这个窗函数去和采样序列相乘，就可以得到实际滤波器的脉冲响应。
FIR filter is to design a digital filter to approximate an ideal low-pass filter (2019-05-16, Verilog, 93KB, 下载1次)
基于verilog的二进制转bcd码，实现2进制转bcd码，采用大四加三的算法研究
Based on Verilog binary to BCD code, to achieve binary to BCD code, using big four plus three algorithm research (2019-03-11, Verilog, 249KB, 下载0次)
三种全加器和乘法器的基于verilog的实现代码
Full adder and multiplier (2018-12-30, Verilog, 1284KB, 下载1次)
module adder
(
input a,b,
output sum, carry
);
assign sum = a ^ b;
assign carry = a & b;
endmodule
A very simple process. (2018-09-17, Verilog, 2869KB, 下载0次)
ads830高速AD驱动模块，verilog完整代码，加signaltapII波形仿真，通过串口发送显示
Ads830 high speed AD drive module (2018-07-11, Verilog, 7063KB, 下载5次)
时间简易微处理器的操作码操作数读取功能，实现加1减1功能。
Time simple microprocessor operation code operand read function, add 1 minus 1 function. (2018-05-10, Verilog, 371KB, 下载0次)
实现俄罗斯方块游戏的FPGA实现，实现可视化功能
Use FPGA to create a Tetris game (2018-04-22, Verilog, 4800KB, 下载10次)
数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0~5，计数器采用异步复位。（3）译码显示模块BCD码通过4-7译码器译码后驱动数码管显示。以上功能分别由BCD码显示模块和七段译码管功能设计 （4）顶层模块层模块是将各功能模块连接起来，
The digital clock can display the minute and second, and reset it by key.
The digital clock is composed of four basic modules, the top layer module, the frequency division module, the counting module and the decoding display module. (2018-01-24, Verilog, 287KB, 下载1次)
器件EP4CE6F22C8N 一位半加器
Device EP4CE6F22C8N a half adder (2018-01-16, Verilog, 2889KB, 下载1次)
8*8位全加器的代码 verilog语言，包含测试文件
8*8-bit full adder code verilog (2017-10-19, Verilog, 33KB, 下载2次)
led时序仿真加功能仿真时序仿真加功能仿真
时序仿真加功能仿真
Timing simulation plus function simulation
Timing simulation plus function simulation (2017-10-10, Verilog, 2934KB, 下载1次)