32位Mips处理器，具有ALU、控制器、ALU控制器、指令存储器、数据存储器、多个多路复用器等。，
32 Bit Mips processor featuring an ALU, controller, ALU Controller, instruction memory, data memory, multiple multiplexors, ect., (2021-12-08, Verilog, 0KB, 下载0次)
基本设计、带ALU的流水线CPU、第三版除法器、桶移位器、HiLo寄存器、多路复用器等。，
Design basic、Pipelined CPU with ALU, third edition divider, Barrel Shifter, and HiLo register, Multiplexer and so on., (2020-09-26, Verilog, 0KB, 下载0次)
指令获取MIPS处理器模拟器，
Instruction Fetch MIPS processor simulator, (2017-12-11, Verilog, 0KB, 下载0次)
mips处理器和存储器，
mips processor and memory, (2010-03-02, Verilog, 0KB, 下载0次)
MIPS处理器、BNN加速器、AXI4接口、缓存控制器和LRU更换，
MIPS Processor, BNN Accelerator, AXI4 interface, Cache Controller and LRU replacement, (2022-11-04, Verilog, 0KB, 下载0次)
基于FPGA的低频函数信号发生器，在EGO1平台上上实现
Low frequency function signal generator based on FPGA is implemented on ego1 platform (2021-01-11, Verilog, 1931KB, 下载2次)
译码器将一个确定信号或对象的代码“翻译”出来，变换成对应的输出信号或另一种代码的逻辑电路。译码器大致分为变量译码、码制变换译码、显示译码等。在ASIC设计中，在存储器控制电路中，译码器通常将地址线翻译成字线的控制输入。
3-8译码器
3-8 decoder with enable signal EN (2020-05-06, Verilog, 72KB, 下载0次)
直接数字合成（Direct Digital Synthesizer，简称DDS）是一种数字电子方式，它从一个单一（或混合）的频率源中产生任意波形和频率
Direct digital synthesizer (DDS) is a kind of digital electronic mode, which produces arbitrary waveform and frequency from a single (or mixed) frequency source (2020-03-30, Verilog, 23651KB, 下载0次)
HDMI 彩条发生器，1080i,1080p
HDMI color bar generator (2020-01-25, Verilog, 3KB, 下载1次)
基于ADV7511/ADV7511W/ADV7513的视频发生器
Video generator based on adv7511 / adv7511w / adv7513 (2020-01-25, Verilog, 194KB, 下载5次)
通过quartus实现bpsk调制过程，已调整好波形
Through quartus to realize the BPSK modulation process, the waveform has been adjusted (2019-06-05, Verilog, 24266KB, 下载0次)
实现SRAM的读写，每秒钟进行一次单字节的SRAM读和写操作，用chipscope查看时序波形
Implementation reading and writing of SRAM,SRAM reads and writes single word segments once per second, and USES chipscope to view time series waveforms (2018-08-04, Verilog, 6085KB, 下载0次)
EDA课程设计实现的模可变减法器，实现模可切换的计数功能。
The modular variable subtracting device implements the counting function of module switchable. (2018-07-06, Verilog, 3635KB, 下载1次)
8-3优先编码器，在vivado中的项目，可直接打开.xpr，版本vivado2017.4
8-3encodervivado2017.4 (2018-05-02, Verilog, 113KB, 下载7次)
单周期MIPS处理器的设计，附带测试文件。
The design of a single cycle MIPS processor comes with test files. (2018-04-25, Verilog, 1KB, 下载3次)
用Verilog语言编程实现4位BCD计数器的功能
Write the programm with Verilog language to implement the function of 4 - bit BCD counter. (2018-04-11, Verilog, 25KB, 下载14次)
基于fpga实现信号发生器，本设计采用方法为基于dds原理产生正线波信号输出。
DDS wave signal output line. (2018-04-03, Verilog, 2599KB, 下载2次)
FPGA蜂鸣器实验设计，实现蜂鸣器功能，CLK与BEEP
FPGA,beep,verilog HDL, Signaltap II (2017-11-22, Verilog, 2974KB, 下载1次)
利用 fpga 实现约翰逊计数器的功能
fpga Realize the function of Johnson counter (2017-10-15, Verilog, 288KB, 下载1次)
使用verilog语言实现简单的DDR SDRAM控制器
Using Verilog language to achieve a simple DDR SDRAM controller (2017-08-10, Verilog, 1076KB, 下载4次)