乐曲硬件演奏电路的主系统由4个模块组成： FDIV、CODE_DATA、F_CODE和DRIVER。其中，模块U1（FDIV）是分频功能将输入的6MHz的时钟信号分频成1MHZ和4Hz的信号。U2（CODE_DATA）类似于弹琴的人的手指；模块U3（F_CODE）类似于琴键；模块U4（DRIVER）类似于琴弦或音调发声器。
The main system of musical performance circuit consists of 4 modules: FDIV, CODE_DATA, F_CODE and DRIVER. Wherein, the module U1 (FDIV) is a frequency division function to divide the input 6MHz clock signal into 1MHZ and 4Hz signals. U2 (CODE_DATA) resembles the fingers of a piano player; the module U3 (F_CODE) resembles a keyboard; the module U4 (DRIVER) is similar to a string or tone sounder. (2017-06-26, VHDL, 388KB, 下载2次)
基于FPGA的MT9M034图像采集显示并存在TF卡是的例程，FPGA和SDRAM完成了RAW图像的采集和转成RGB，并通过VGA显示。NIOS完成了RGB图像存成BMP图像的功能和CMOS的IIC配置
Based on FPGA MT9M034 image acquisition and displayed and TF card is routines, FPGA and SDRAM completed the acquisition of raw image and convert the RGB, and VGA display. NIOS completed the RGB image stored as a function of the BMP image and IIC CMOS configuration (2016-07-13, VHDL, 6726KB, 下载31次)
在DE2开发板上实现串口收发设计，系统时钟频率为50MHz,reset信号低电平有效，输入数据最高位为1时按位取反再输出
Achieve serial transceiver design DE2 board, the system clock frequency of 50MHz, reset active low signal, the input data is the most significant bit is 1. Bitwise re-export
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EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值
是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通
信同步.
EP1C3-uart 1 verilog, implements a program to send and receive a 10 bit (that is, no parity bit) serial controller, 10 bit is a start bit, 8 data bits, 1 stop bit.
Baud-law decided by div_par parameters defined in the program, you can change the parameters to achieve the appropriate baud rate. Value of the program is currently set div_par
Is 0x145, the corresponding baud rate is 9600. An 8 times the baud rate clock to send or receive every bit of the time period is divided into eight time slots so that the pass
Letter synchronization. (2016-03-09, VHDL, 334KB, 下载2次)
基于同步的数字 复接系统, 即输入的数据码流速率相同。若各 支路 的数 据码 流速 率不 同, 则 不能 直接 进行 复接, 因为复接合成后的数字信 号流, 在 接收端是无法分接恢复成原来的信号的, 为此在复接 前要使各支路数码率同步, 我们可以在设计的同步数字复接系 统前方加一码速调整单元, 以调整各支路的速码率使其同步, 并在分接 后再经过码速调整恢复为原来的速率。
Based on the synchronous digital multiplex system, namely the input data stream rate is the same. If the number of each branch, according to the code flow rate is not directly to pick up, because after the multiplex synthesis of digital signal flow, at the receiving end is unable to connect back to the original signal, so to make the selection in front of the multiplex synchronous digital rate, we can in the design of synchronous digital multiplex system System with a yard in front speed adjustment unit to adjust the selection of speed rate, synchronization and after yards after tapping speed adjust to restore to the original rate. (2015-12-30, Others, 681KB, 下载5次)
通过使用EDA工具，设计实现简易音乐播放器。在结合各个数字功能模块并利用FPGA系统本身丰富的物理资源的同时，将音乐的乐谱设计在FPGA内部，在Quartus II环境下，采用Verilog HDL 语言实现音乐合成器和播放系统。
By using EDA tools, design and implementation simple music player. The integration of the various functional modules and the use of FPGA digital system itself rich physical resources, will score the music inside the FPGA design, the Quartus II environment, using Verilog HDL language music synthesizer and playback system. (2013-06-13, VHDL, 4KB, 下载8次)
功能：UART串口通讯实信实验
描述：本程序共四个模块
模块1：接收数据的波特率发生模块，接收模块在接收到下降沿时，通过标志位启
动该模块的波特率计数器，并在计数中返回一个采样标志位给接受模块，
通知接收模块采样；
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模块2：数据接收模块，该模块一旦监测到数据输入端有下降沿，就立即启动波
特率（标志位置1），并使能接收标志位rx_int，接收开始；
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模块3：发送数据的波特率发生模块，发送模块在监测到接收标志位rx_int产生下
降沿时，通过标志位启动该模块的的波特率计数器，并在计数中返回一
个发送标志位给发送模块，通知发送模块发送数据；
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模块4：数据发送模块，该模块一旦监测到接收标志位rx_int有下降沿，就立即启
动波特率（标志位置1），并使能接收标志位tx_en，发送开始；
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Verilog UART (2013-04-25, Others, 16KB, 下载25次)
产生一个长为1000的二进制随机序列，“0”的概率为0.8，”1”的概率为0.2；
对上述数据进行归零AMI编码，脉冲宽度为符号宽度的50 ，波形采样率为符号率的8倍，画出前20个符号对应的波形（同时给出前20位信源序列）
改用HDB3码，画出前20个符号对应的波形
改用密勒码，画出前20个符号对应的波形
分别对上述1000个符号的波形进行功率谱估计，画出功率谱
改变信源“0”的概率，观察AMI码的功率谱变化情况
Have a length of 1000 random binary sequence, the probability of "0" is 0.8, and the probability of "1" is 0.2
Said data zeroing AMI coding, pulse width of 50 of the width of the symbol, the symbol rate of the waveform sampling rate of 8 times, to draw the first 20 symbols of the corresponding waveform (also given 20 source sequence)
HDB3 code switch, draw 20 symbols corresponding waveform
Switch to Miller code, draw 20 symbols corresponding waveform
The 1000 symbol waveform power spectrum estimation, draw power spectrum
The probability of "0" to change the source observed power spectrum of the AMI code changes (2012-12-15, matlab, 2KB, 下载21次)
ZigBee无线模块实验.rar；基于FPGA-2C35核心；博创实验箱平台。
在quartusII里面添加uart核，利用串口与主控制机相通信，获取从控制机上传感器的的温度、湿度、光敏电阻、热敏电阻等信息（其中主控制机与从控制机是通过zigbee协议通信）
ZigBee wireless module experiment rar core on the FPGA-2C35 Borch experimental box platform. Add uart nuclear quartusII inside, using the serial port with the main control machine communication, access to the sensor from the control on the temperature, humidity, photoresistors, thermistors, and other information (including the main control machine from the control machine by zigbee protocol communications) (2012-05-18, VHDL, 1356KB, 下载23次)
dll for quartus ii 11.0 windows
dll for quartus ii 11.0 windows (2011-11-24, VHDL, 951KB, 下载205次)
使用ModelSim进行设计仿真ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快
Design simulation using ModelSim HDL simulator ModelSim is, we can use the software to achieve the program designed to simulate VHDL or Verilog, to support a variety of common IEEE standard hardware description language. Mixture of two languages can be simulated, but recommend only one language simulation. Common version of ModelSim and ModelSim SE ModelSim XE is divided into two types, ModelSim version update soon (2011-05-01, VHDL, 334KB, 下载6次)
寄存器组
1. 实验目的
(1)了解通用寄存器组的用途及对CPU的重要性。
(2)掌握通用寄存器组的设计方法。
2. 实验要求
设计一个通用寄存器组，满足以下要求：
(1)通用寄存器组中有4个16位的寄存器。
(2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。
(3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。
(4)通用寄存器组中有两个读出端口，由控制信IDC控制，分别对应算术逻辑单元的A口和B口。IDC=0选择目的操作数；IDC=1选择源操作数。
(5)设计要求层次设计。底层的设计实体有3个：通用寄存器组数据输入模块包括4个16位寄存器，具有复位功能和允许写功能；一个4选1多路开关，负责选择寄存器的读出。一个2路数据分配器实现数据双端口输出，顶层设计构成一个完整的通用寄存器组。
mhyjbn (2010-11-21, VHDL, 1KB, 下载26次)
用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入，按列读出的方法实现。主要包括：信源信号产生（20位的m序列），交织器，解交织器。为实现流水线的操作，采用了两个交织器和两个解交织器，当一个写入数据的时候，另一个读出数据。
Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with by line write, read out by column method implementation. Include: source signal generator (20-bit m sequence), interleaver, interleaver solution. For the realization of the pipeline operation, using two solutions of the two interleaver and interleaver, when a write data, another read data. (2010-09-09, VHDL, 36KB, 下载64次)
Altera FPGACPLD设计(高级篇)配套光盘,提供了书中所有示例的完整工程文件、设计源文件和说明文件。
每个工程示例都包括了该工程的项目文件、源文件、报告文件和生成结果等文件，读者可以用Quartus II或相应的软件直接打开。设计源文件根据设计输入类型分为源代码或原理图等。
Altera FPGACPLD Design (Advanced papers) supporting CD-ROM, the book provides a complete project files for all examples, the design source files and documentation. Each project includes examples of the project file, source documents, reports and other documents file and generate the results, the reader can use Quartus II or directly open the appropriate software. Design source file type according to the design input into the source code or schematic diagram, etc. (2010-08-30, VHDL, 54145KB, 下载190次)
首先介绍了LDPC码的校验矩阵和其因子表示方法，然后利用二分图对和积解码算法进行了详细的描述，最后给出了信度传播概率译码算法详细步骤，并对关键公式作了证明
This paper,first introduces the check matrix and the factor graph of LDPC,then describes the
sum-product algorithm by using the factor graph,and finally presents the detailed steps of the sum-product
algorithm and gives a proof of certain important expressions.
(2010-08-24, VHDL, 512KB, 下载42次)
在微型计算机系统中，CPU与外部的基本通信方式有两种，一种是并行通信即数据的各位同
时传送，其优点是传输速度较快，但数据有多少位就需要多少条传送线；而串行通信中数据一位一位顺序传
送，能节省传送线．用Vefilog HDL语言实现了串并、并串通信接口之间的转换
In the micro-computer systems, CPU basic communication with the outside there are two types of parallel data communication that you transmit at the same time, the advantage of faster transfer speeds, but the data how many how many transmission lines needed and the data in a serial communication send an order, to save transmission lines. With Vefilog HDL language to implement string and and the conversion between the serial communication interface (2010-05-27, VHDL, 159KB, 下载2次)
《VHDL程序设计教程》光盘使用说明
本光盘是邢建平和曾繁太所著《VHDL程序设计教程》一书的配书光盘。本光盘的著作权归作者所有。
清华大学出版社享有该光盘的中文简体版专有出版权。
本光盘包括如下目录：
“e_teaching_vhdl”--CAI教学材料
包含全套的PowerPoint文件，可以直接用于教学，具体请参见该目录中的index.pps文件说明。
共包含前言、第一章到第六章的教学文件。目前包含的为中文版辅助材料。最新版本将在下面给出
的“www.its.sdu.edu.cn”网站不定期更新。
“vhdl fortextboot”--教程代码
包含本书教程例子的所有代码。
“vhdl for lab”--教程实验部分代码
包含本书教程实验部分所有代码。
“vhdl solutions”--教程习题参考解答
包含本书教程习题参考解答的文档。
“class music”--课间休息音乐欣赏
包含课间休息的中外音乐欣赏。
good (2009-10-08, VHDL, 2714KB, 下载8次)
移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。
CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制，显示在数码管LED8 上 D[7..0]是移位数据输入，由键2 和1 控制，显示在数码管2 和1 上 QB[7..0]是移位数据输出，显示在数码管6 和5 上:cn 是移位数据输出进位，显示在数码管7 上。
SHIFTER shift calculator using Verilog HDL language, the input and output side with the keyboard/display LED connection. Shift operator is a sequential circuit, in J when the bell signals the arrival of a state of change, CLK its clock. By S0, S1, M to control the functions of the state of shift operations, with data loading, data maintenance, cycle shifted to right, into the digital cycle shifted to right, circle left, circle to the left into the digital functions.
CLK is the clock pulse input through the key high 5 low M mode control, M = l-bit cyclic shift into when, controlled by the key 8 into the displacement of CO to allow input from 7 control keys: S Control Shift Mode 0-3, 6 button control from showing in the digital control LED8 on D [7 .. 0] is the shift data input from the keys 2 and 1 control, displayed in the digital tube 2 and 1 QB [7. .0] is the displacement data output, displayed on the LED 6 and 5: cn is a binary data output shift, showing 7 on in the digital co (2009-04-26, VHDL, 126KB, 下载134次)
Verilog HDL的程式，上網找到SPI程式，
vspi.v這程式相當好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！
Verilog HDL programs, Internet find SPI program, vspi.v this very useful program can be used to receive and send SPI, and wrote a transmission signal test, spidatasent.v this program is to send the information, namely, 00 66 ... 01 77 ...... 02 55 This information, and through the MAX+ PULS II software simulation, while the outermost layer of the program are test_createspi.v! (2009-02-13, VHDL, 142KB, 下载61次)
扫描信号从C3 ～C0送入,信号依序为1000 ->0100 ->0010 -> 0001->1000 循环,当扫描信号为1000时,则扫描第0行中的四个按键. 扫描信号为0100时,则扫描第1行中的四个按键, 以此类推.如果有按键被按下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的
scan signal from C0 to C3 into the signal in order of 1000-gt; 0100- gt; 0010- gt; 0001- gt; 1000 cycle, when the scanning signal to 1000, then scanning 0 line of four keys. Scanning signal for 0100, then scanning resolution a line of four buttons, and so on. if a button is pressed, R3 ~ R0 the output signal will be one to one, but we are unable to confirm which a key is pressed, we must proceed from R3 ~ R0 with the output signal of C0 to C3 (2005-09-11, MultiPlatform, 110KB, 下载6次)