[其他] 电力企业
通过交换机 Console 口进行本地登录是登录交换机的最基本的方式，也是配置通过其他方式登录 交换机的基础。
Local login through the switch console port is the most basic way to log in to the switch, and it is also the basis of configuring other ways to log in to the switch. (2020-02-24, VHDL, 11KB, 下载0次)
[VHDL/FPGA/Verilog] dave3d_development_kit_altera_1.2.4.4_20130902
tes dst 的D/AVE 3d加速核心
D/AVE 3D是3D图形应用的经济高效的IP核心。该核心可用于FPGA、ASIC和SOC，专门为嵌入式、汽车和信息娱乐市场设计，重点强调硬件和软件的灵活性。
D/AVE 3D is cost-efficient IP core for 3D graphics applications. This core is available for FPGAs, ASICs and SOCs, specifically designed for the embedded, automotive and infotainment market with a big emphasis on flexibility both in hardware and the software. (2019-04-08, VHDL, 36829KB, 下载0次)
[VHDL/FPGA/Verilog] verilog
用fpga制作一个音乐播放器，此为浙江大学信电系fpga教程大实验成果。
Use fpga make a music player, this is the letter Electrical Zhejiang University fpga tutorial big experiment results. (2016-11-08, VHDL, 35648KB, 下载78次)
[VHDL/FPGA/Verilog] verilog-code-style-specification
企业用verilog代码风格规范 本规范规定了IC设计项目开发过程中VerilogHDL源代码的编写总则、要求及模板文件。
Enterprises with verilog code style guide for the preparation of this specification General IC design project development process VerilogHDL source code, requirements and template files. (2015-05-31, VHDL, 2074KB, 下载4次)
[VHDL/FPGA/Verilog] ddrpspsbf
基于FPGA的雷达脉冲预分选器设计--这里, 提出一种基于关联比较器的雷达信
号分选方法,在实现多参数分选的同时, 也保证了实时性。详细阐述了在 Virtex 4 系列 FPGA 上实现基于内容可寻存储器
( CAM)的关联比较器的途径。
Design of Radar Pulse Signal Pre-sorting Based on FPGA (2014-06-03, VHDL, 346KB, 下载13次)
[VHDL/FPGA/Verilog] eetop.cn_VHDL1-
VHDL 实用教程
本书比较系统地介绍了VHDL 的基本语言现象和实用技术全书以实用和可操作为基点简洁而又不失完整地介绍了VHDL 基于EDA 技术的理论与实践方面的知识
VHDL practical tutorial book systematically introduces the basic phenomenon of VHDL language and practical skills book with practical and workable starting point is simple and yet complete introduction to the theory and practice of VHDL-based EDA technology knowledge (2013-12-09, VHDL, 2839KB, 下载2次)
[VHDL/FPGA/Verilog] eetop.cn_emif_brg
fpga与DSP通过emif接口通信，fpga内部通过fifo进行数据缓存
fpga with the DSP through emif interface communication, fpga internal data cache by fifo (2013-03-16, VHDL, 4KB, 下载41次)
[VHDL/FPGA/Verilog] clock
时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信
号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。
A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration of two CLK, F1, F3, F5 duration of four CLK. (2012-12-03, VHDL, 1KB, 下载17次)
[VHDL/FPGA/Verilog] Sender
直序扩频通信发送部分的源代码，用verilog编的，包括信源模块、扩频模块、极性变换模块和DDS调制模块
Direct sequence spread spectrum communication sent part of the source code, compiled with verilog source modules, spread spectrum modules, polarity transform module and DDS modulation module (2012-11-05, VHDL, 13566KB, 下载51次)
[语音合成] Improved-algorithms-based-LMS
一种基于LMS改进算法的语音增强方法，使用LMS迭代算法解决语音信号中噪声过大的因素，提高信号的信噪比
Improved algorithms for speech enhancement method based LMS LMS iterative algorithm to solve too much noise in the speech signal factor (2012-09-16, VHDL, 318KB, 下载17次)
[图形图象] VHDL-VERILOG_HDL
基于FPGA的视频图像采集系统的设计与实现的 ＣＣＤ 图像传 感器采集图像， 经 ＤＳＰ 处理后输出的 ＰＡＬ 制 数字视频信
FPGA based video image acquisition system design and implementation of the CCD image sensor sensor image acquisition, after the treatment by DSP output PAL for digital video. (2012-05-19, VHDL, 12KB, 下载9次)
[通讯编程文档] FPGANios
基于FPGANios_的信号发生器设计.介绍一种应用Nios II 嵌入式处理器的可编程片上系统(system-on-a programmable-chip,简称SOPC）技术来实现信
号发生器的设计方案。
Signal Generator Based on FPGANios_. Introduction of a Nios II embedded processor application programmable system on chip (system-on-a programmable-chip, referred to as SOPC) technology to achieve signal generator design. (2011-06-10, VHDL, 159KB, 下载2次)
[VHDL/FPGA/Verilog] communications_1
用vhdl代码描述的通信系统仿真程序。包括信源（20位m序列），crc编码（采用串行算法），加噪（用22位m序列产生稀疏的1，然后和编码后的数据异或）。
Vhdl code with the simulation program described in the communication system. Including the source (20 m sequence), crc code (using the serial algorithm), noise (with 22 m sequence generated sparse 1, then the encoded data and XOR). (2010-08-27, VHDL, 472KB, 下载14次)
[VHDL/FPGA/Verilog] sy2
晶振频率为4.096MHz，系统同步时钟为256KHz，每个时隙占8位；
四路支路信码各为8位，分别为：
1 1 1 0 0 1 0 1 ；1 1 0 1 1 0 0 1 ；1 0 0 1 1 1 0 1 ；
1 1 1 0 1 0 1 1 ；
复接方式采用：按位同步复接。
library IEEE
use IEEE.std_logic_1164.all
use IEEE.std_logic_unsigned.all
(2010-04-16, VHDL, 182KB, 下载24次)
[VHDL/FPGA/Verilog] DA
采用Verilog在FPGA上实现一阶Σ-Δ DAC，仿真和实际验证都正确，基本可以达到16位DAC的信噪比
Using Verilog to implement the first sigma delta DAC on the FPGA, the simulation and practical verification are correct, basically can achieve 16 bit DAC signal-to-noise ratio (2010-04-08, VHDL, 15KB, 下载35次)
[matlab编程] Receiver
该程序是整个OFDM接收机的程序，希望对做这方面的朋友用些帮助，也希望朋友们和我一起探讨OFDM收发信机。
The program is the whole OFDM receiver process, hope to do in this area with some friends to help and also hope that friends and I explore OFDM transceiver. (2010-01-03, VHDL, 1462KB, 下载51次)
[VHDL/FPGA/Verilog] Transmitter
该程序是整个OFDM发射机的程序，希望对做这方面的朋友用些帮助，也希望朋友们和我一起探讨OFDM收发信机。
The program is the whole OFDM transmitter of the program, want to do this in a friend with some help, I hope my friends join me to explore OFDM transceiver. (2010-01-03, VHDL, 2583KB, 下载63次)
[Windows编程] example3
Example3 加/减法计数器
本例程实现的是一个加/减8 进制计数器。其中包括时钟输入、使能信号、加减控制信
号、复位信号、三位输入和一位进位位。
Example3 add/subtract counter implementation of this routine is a plus/minus 8 binary counter. These include the clock input enable signal, addition and subtraction control signals, reset signals, three inputs and a carry bit. (2009-08-26, VHDL, 25KB, 下载27次)
[电子书籍] 2001
)需要下载地图,几年前的游戏,地图服务器已经关停,网上有此游戏的破解 ...
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有没有在手机上编辑TXT文档的jar软件？_百度知道如题，我以前也安装过几个，可是用JAR编辑的文本文档不能用电脑编辑，在电脑上打开以后全部是方框。在电脑上编辑的文本文档也不能用JAR编辑。。。 我希望有个通用的。 ...
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err (2009-01-13, VHDL, 33KB, 下载5次)
[通讯编程] 13898375FPGA_FIR
尽管频率合成技术已经经历了大半个世纪的发展史，但直到今天，人们对 它的研究仍然在继续。现在，我们可以开发出输出频率高达IG的DDS系统， 武汉理工大学硕士学位论文 已能满足绝大多数频率源的要求，集成DDS产品的信噪比也可达到75dB以上， 已达到锁相频率合成的一般水平。电子技术的发展己进入数字时代，模拟信号 数字化的方法也是目前一个热门研究课题，高速AD、DA器件在通信、广播电 视等领域的应用越来越广泛。本次设计完成了软件仿真和硬件实现，对设计原 理和设计结果进行了一定的理论分析，在一定的频率范围内设计结果与理论值 基本符号，达到了设计指标的要求。限于本人的水平和实现条件，此次设计在 频率稳定度、最高输出频率、降低杂散等方面仍有改进的空间，今后还需进一 步提高。 (2008-06-01, VHDL, 149KB, 下载12次)
http://www.pudn.com/Download/item/id/479222.html