A/D数据传输状态更改,就是简单的一些说明 ，网多多指教
A/D data transfer state change (2021-04-14, VHDL, 1KB, 下载0次)
rgmii接口通讯方式，用于FPGA以太网口开发
Rgmii interface communication mode (2018-11-09, VHDL, 640KB, 下载2次)
根据vhdl设计的32位CPU具备加减 读写等标准功能
a 32-bit cpu based on VHDL designed with function of fundamental function of subtraction , addition, load and store . (2017-07-16, VHDL, 19KB, 下载2次)
以太网PHY层中的组成部分 8B10B编码器
Part of the Ethernet PHY layer in 8B10B encoder
(2015-01-13, VHDL, 2KB, 下载20次)
实现了将串口的数据，根据要求打包成以太网数据包，通过MII口发送。模块使用方便，直接调用。
Implements the serial data, packaged in accordance with the requirements into Ethernet packets, sent through the MII port. Module is easy to use, direct calls. (2014-06-20, VHDL, 5KB, 下载6次)
浮点运算单元进行加减乘除运算，进行64位双精度浮点运算。
Floating-point arithmetic operations unit, double-precision 64-bit floating-point arithmetic (2014-05-29, VHDL, 364KB, 下载5次)
分类中没有verilog，其实代码是verilog写的，大家下载的时候注意一下哈
There is no Verilog subcatalog in the list,so I choose the VHDL.Please pay attention to this when download it. (2013-07-25, VHDL, 2372KB, 下载1次)
本书首先介绍了 FPGA 的相关基础知识，然后分别通过7 个在实际工程应用中的案例详细介绍了通过FPGA 实现I2C 协议要求的接口、UART 控制器、USB 接口控制器、数字视频信号处理器、VGA/LCD 显示控制器、CAN 总线控器、以太网控制器的方法。本书所介绍的案例立足于工程实践，符合实际应用中的开发过程，在案例介绍过程中结合作者大量的开发经验。
This book introduces the basic knowledge of FPGA, and then were through 7 in the case of practical engineering applications described in detail through the FPGA I2C protocol required interface, UART controller, USB interface controller, a digital video signal processor, VGA/LCD display controller, CAN bus controller, ethernet controller. Cases presented in this book based on the engineering practice, in line with the practical application of the development process, the process described in the case of a large number of development experience combined. (2013-07-23, VHDL, 5045KB, 下载59次)
1G以太网接受路径UDP IP MAC层解码器
1g bit eth udp ip decoder (2013-05-20, VHDL, 7KB, 下载6次)
axi总线读写通道插入一级寄存器模块verilog源码,已验证...
a slave interface is simple to achieve, need to look at (2013-04-10, VHDL, 2KB, 下载21次)
alter公司开发板经典例程，其中主要内容是HDL-IP的例程，里面有串口、flash、以太网口设置初始化等等。
alter corporate development board classic routines, principal among which is the routine of HDL-IP, there are serial flash, Ethernet port setting initialization. (2012-08-28, VHDL, 195KB, 下载11次)
在AVNET的V4FX12开发板上使用MB实现网络的例子，可作为千兆网开发或者其他使用Xilinx芯片的朋友参考。
AVNET board in the development of V4FX12 example of using the MB network can be developed as Gigabit Ethernet or other friends using Xilinx chip reference. (2011-07-02, VHDL, 1462KB, 下载18次)
数字verilog设计数字算法CORDIC可以很好的为学生提供指导
Digital verilog design can be a good number of CORDIC algorithm to provide guidance for students (2011-05-13, VHDL, 5KB, 下载8次)
简易的以太网测试仪,可配置,同时对接收进行统计,你懂的.
Ethernet tester. (2010-12-24, VHDL, 199KB, 下载72次)
这个是分布式基站BBU和RRU的IR接口的接口芯片Datasheet
This is a distributed base station BBU and RRU' s IR interface interface chip Datasheet (2010-09-13, VHDL, 40KB, 下载8次)
ARM公司高级微控制器总线体系（Advanced Microcontroller Bus Architecture
AMBA ）规范中文版，包括ASB，AHB，APB总线
Senior ARM microcontroller bus system (Advanced Microcontroller Bus Architecture AMBA) specification, including the ASB, AHB, APB bus (2009-08-23, VHDL, 1052KB, 下载206次)
CLK 为其时钟脉冲
M 控制工作模式
CO 为允许带进位移位输入
S 控制移位模式0-3
D[7..0]是移位数据输入
QB[7..0]是移位数据输出
CN是移位数据输出进位
M for the clock pulse CLK mode control allow CO to enter into the S displacement control mode shift 0-3 D [7 .. 0] is the data input shift QB [7 .. 0] is the data output shift CN is a binary data output shift (2009-04-26, VHDL, 1408KB, 下载24次)
目前以太网PHY芯片是通过总线MDC/MDIO，但是基本上是通过MAC芯片直接管理的，本代码实现了通过FPGA管理PHY。即由FPGA完成MII管理
At present, Ethernet PHY chip through the bus MDC/MDIO, but basically through the direct management of MAC chip, the code through the FPGA implementation management PHY. FPGA completed by the MII management (2009-03-12, VHDL, 2KB, 下载509次)
)需要下载地图,几年前的游戏,地图服务器已经关停,网上有此游戏的破解 ...
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有没有在手机上编辑TXT文档的jar软件？_百度知道如题，我以前也安装过几个，可是用JAR编辑的文本文档不能用电脑编辑，在电脑上打开以后全部是方框。在电脑上编辑的文本文档也不能用JAR编辑。。。 我希望有个通用的。 ...
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err (2009-01-13, VHDL, 33KB, 下载5次)
该文件包含以太网IP核的相关代码，一共包含24个VERILOG源代码
This document contains the relevant Ethernet IP core code, a total of 24 includes Verilog source code (2008-06-07, VHDL, 68KB, 下载102次)