您可以在这里找到伊斯坦布尔技术大学电子和通信工程部分课程的文档、作业和项目。
You can find the documents, assignments and projects of some of the courses given in Electronics and Communication engineering at Istanbul Technical University here. (2024-03-07, VHDL, 0KB, 下载0次)
你可以在伊斯坦布尔找到一些电子和通信工程课程的文档、作业和项目...，
You can find the documents, assignments and projects of some of the courses given in Electronics and Communication engineering at Istanbul Technical University here. (2023-06-28, VHDL, 0KB, 下载0次)
简易计算器支持简单的四则运算(支持负数)，在此基础上，添加了连续运算功能。
1、计算器通过矩阵键盘模拟按键输入，并通过数码管显示。
2、计算器有“0、1、2、3、4、5、6、7、8、9、+、-、*、/、C、=” 共16 个按键。
3、计算器不支持输入负数，运算结果支持负数但不支持小数。
4、操作数1、操作数2 及运算结果最大支持8 位。其中，操作数1 和运算结果的位数包括
符号位“-”。
5、操作数1 和操作数2 的默认值为0。
6、计算器支持连续运算，允许在输入操作数2 后按下运算符，或者得出运算结果后按下运
算符。
7、当运算结果溢出时，数码管显示8 个F。
8、当操作数1 或者操作数2 的长度溢出时，蜂鸣器会响。
Simple calculator supports four simple operations (negative number) (2020-02-04, VHDL, 14KB, 下载0次)
基于VHDL的篮球计时计分器设计
包括24秒倒计时，12分钟倒计时，休息时间，加时赛，计分
Design of Basketball Timing Scorer Based on VHDL (2019-04-24, VHDL, 3616KB, 下载1次)
聚星娱乐总代【768-078】距离中国最遥远的国家 你知道是哪里吗?,帜挪韶纳此,刘亦菲妈妈素颜证件照曝光 皮肤白皙美貌惊人,吓呈章锥蜗,塔利斯卡恒大薪水或达1000万欧 远超曼联报价,捕酪咨乇蕴
vdzvxczxgxvzfbvxcbxcvbxvcvxcbgffbxbxcv (2018-06-30, VHDL, 1KB, 下载0次)
撒爱上大声地阿斯达四大四大十大大实打实adcsd a
asdasd vasdvafsdacfsectsrsere (2018-05-22, VHDL, 766KB, 下载0次)
本程序能将输入的时钟信号进行周期计数，每次接收到CLK的上升沿时计数器值加一（以二进制形式储存）
This program can count the input clock signal periodically, and add one (binary in form) when the CLK's rising edge is received each time. (2018-05-05, VHDL, 330KB, 下载0次)
VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。
The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3 priority encoder, 8 choose 1, BCD-7 segment display decoder truth table, half adder, Moore state machine, digital frequency meter, digital clock, synchronous counter, sequence detector design. Sequence signal generator, general state machine etc.. (2018-02-26, VHDL, 40KB, 下载3次)
? 1. Core加減器燒錄置板子照片(加法.減法)及測試結果。
? 2. 透過 Clock Wizard產生50Mhz、10Mhz及5Mhz頻率，並將測試結果上
傳。
3. 嘗試將Clock 及 加減模組同時引用，並透過frq選擇頻率，並將測試結果上傳。
module myAdder (a, b, out, cout, mode, clk, frq, clko
);
Input [3:0]a, b;
Input clk, mode; //1: adder; 0:sub
Input [1:0]frq;
Output [3:0]out;
Output cout, clko;
Clok instance_name
// INST_TAG_END ------ End INSTANTIATION Template ---------
Assign clko = frq > 1 ? CLK_OUT3 : (frq > 0)? CLK_OUT2 : CLK_OUT1;
myAdder your_instance_name (
);
// INST_TAG_END ------ End INSTANTIATION Template ---------
endmodule
module myAdder (a, b, out, cout, mode, clk, frq, clko
);
Input [3:0]a, b;
Input clk, mode; //1: adder; 0:sub
Input [1:0]frq;
Output [3:0]out;
Output cout, clko;
Clok instance_name
// INST_TAG_END ------ End INSTANTIATION Template ---------
Assign clko = frq > 1 ? CLK_OUT3 : (frq > 0)? CLK_OUT2 : CLK_OUT1;
myAdder your_instance_name (
);
// INST_TAG_END ------ End INSTANTIATION Template ---------
endmodule (2018-01-07, VHDL, 1KB, 下载1次)
DE0-Nano My First Fpga
DE0-Nano My First Fpga (2017-09-19, VHDL, 1434KB, 下载1次)
能够对输入的脉冲信号用10HZ时钟进行计数，输出计数结果。系统有三个状态：准备测量状态、测量状态、测量完毕状态。在准备测量状态下，测量结果显示为全零，内部计数器不计数，仅当待测脉冲按键SW12被按下时（按下后，输入到FPGA引脚的为低电平）进入测量状态。在测量状态下，只要待测脉冲按键一直按下，则内部计数器一直加计数并同时显示计数结果，这个结果用两个数码管L7，L8指示，从“00”到“FF” （如果计数超出量程即超出“FF”，则需锁存一个溢出信号让溢出指示灯D29亮）。仅当待测脉冲按键松开时进入测量完毕状态。在测量完毕状态下，测量结果保持不变，此时再按待测脉冲按键不起作用，仅当按下复位信号SW1时系统进入准备测量状态（同时要将显示结果清零）。
maikuanceliang measurement (2009-07-16, VHDL, 25KB, 下载2次)
实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。
Adder 17 to achieve the use of a 16-bit CLA, and a one-bit full adder composed of a binary input and binary output of the adder 17, and 16-bit adder to make use of four CLA pose. Multiplier in the booth design frequently used. Modules will enable beginners to a more thorough understanding of the call. (2009-05-14, VHDL, 2KB, 下载9次)
卡巴斯基2009版密码，包括许多，最多能使用到2009年3月18日
Kaspersky 2009 version of the password, including many, most can use to March 18, 2009 (2008-11-30, VHDL, 7KB, 下载3次)
实现bcd码与二进制码之间的相互转换功能，小于9时不变，高于九时加6功能
The realization of bcd code and binary code conversion function between, less than 9 am the same, higher than the 6 function plus 9:00 (2008-06-11, VHDL, 7KB, 下载28次)
该程序是用quartus II作为开发工具，用verilog语言编写，实现全加器功能的实例。对初学者很有意义
The program is used as a quartus II development tools, using Verilog language, the realization of full-adder function example. Meaningful for beginners (2008-05-29, VHDL, 1KB, 下载5次)