在[Gecko4Eeducation]（[https:gecko-wi...]（https:gecco-wiki.ti.bfh.ch Gecko4Education:start）上玩[`neorv32`]（<https:github.com stnolting neorv32\>）SoC
Playing around with the [`neorv32`](<https://github.com/stnolting/neorv32>) SoC on a [Gecko4Education](<https://gecko- wiki.ti.bfh.ch/gecko4education:start>) Board with an Intel Cyclone IV E FPGA. (2023-04-30, VHDL, 85KB, 下载0次)
使用Verilog进行编程，将其刻录到FPGA中，并投影到屏幕上玩游戏。基本：4乘4网格，一个...
Using Verilog to programming, burning it into FPGA, and projecting on the screen to play game. Basic: 4 by 4 grid, and blast 3 objects. Hard: 9 by 9 grid, 3 moving barriers, blast 3 objects. (2020-11-27, VHDL, 22427KB, 下载0次)
tes dst 的D/AVE 3d加速核心
D/AVE 3D是3D图形应用的经济高效的IP核心。该核心可用于FPGA、ASIC和SOC，专门为嵌入式、汽车和信息娱乐市场设计，重点强调硬件和软件的灵活性。
D/AVE 3D is cost-efficient IP core for 3D graphics applications. This core is available for FPGAs, ASICs and SOCs, specifically designed for the embedded, automotive and infotainment market with a big emphasis on flexibility both in hardware and the software. (2019-04-08, VHDL, 36829KB, 下载0次)
3个拨码开关 去控制 8盏LED灯的两面 可以3-8译码器，自己写的。开发板上编者玩的。
3 dial switches to control 8 sides of the LED lamp can be 3-8 decoders, write it yourself. The developer played on the board. (2018-08-07, VHDL, 124KB, 下载0次)
通过伪随机序列生成数字，在限定时间内显示多个数字，时间过后取消显示，玩家按顺序依次输入之前的数字，全部正确则进入下一关，错误则返回最初关。
三个管卡，难度依次增加，最后胜利会播放音乐并显示胜利图案。
The number is generated by a pseudo-random sequence, and multiple numbers are displayed within a limited time. After the time has elapsed, the display is cancelled, and the player should inputs the previous numbers in order.if all the inputs are correct then go to the next level, else returns to the first level.
With three tube cards, the difficulty increases in turn, and the final victory will play music and display the victory pattern. (2018-07-08, VHDL, 2833KB, 下载0次)
：选择题答案：，1）函数依赖是最基本的一种数据依赖，也是最重要的一种数据依赖，2．建立一个关于系、学生、班级、学会等诸信息的关系数据库，3.试由Armostrong公理系统推导出下面三条推理规则：(1)合并规则：若X，C#→G第六章数据库设计一、选择题，1.数据流程图是用于描述结构化方法中（）阶段的工具，A.概要设计B.可行性分析C.程序编码D.需求分析2.数据库设计中，这是数据库设计的（），A
SSasadjbhdiahghbcsahcjbaskjcbaskjsabckasbckasbck (2018-05-07, VHDL, 23KB, 下载0次)
是一位FPGA大牛写的FPGA杂谈，详细介绍了玩转FPGA的流程和他对FPGA的理解，语言风趣幽默，见解独到深刻。
Is written by a FPGA and FPGA gossip, embracing the FPGA was introduced in detail the process and his understanding of the FPGA, humorous language, independent-minded. (2015-09-19, VHDL, 2367KB, 下载6次)
用单片机和FPGA控制的一个游戏控制系统
数码管：不足百位的黑掉
得分后自动切换显示
开关功能：
0：开始游戏：球归中心点，并自动发球。发球方向将与开关1状态有关
1：控制发球方向：游戏中也可以控制
2: 休闲模式：开启后小球将左右自动反弹，不需要按住键
3：球向左下角移动
4：球向右上角移动
5：
6：
7：切换数码管显示的队及得分
按钮：
0：右侧挡板按下（玩家1）
1：
2：
3：左侧挡板按下（玩家2）
A game control system controlled by FPGA and microcontroller (2015-07-08, VHDL, 9639KB, 下载5次)
本设计选用 ALTERA 公司的 EP1C12Q240C8 芯片，利用 VHDL 语言采用自
顶向下的方法在 Quartus Ⅱ环境下完成了数字钟的设计，最后在实验箱上进行测
试。该数字钟包含的功能有计时、显示星期、校时校分、清零、整点报时、音乐
闹铃。
The design uses the silicon chip EP1C12Q240C8 produced by the company of
ALTERA. And with the help of VHDL, the design of a digital clock is completed
using the top-down approach under Quartus Ⅱ, finally carried out in the SmartSOPC.
Functions of the digital clock are: timer, showing day, setting time, resetting, Chime
on every hour, and alarm with music. (2014-05-20, VHDL, 226KB, 下载4次)
驱动四位共阴极数码管数字显示的电路如图所示。该电路采用动态扫描显示技术，当扫描信号的频率大于50Hz时，可显示稳定的四位数码。试采用FPGA器件设计该电路。写出每个模块的VHDL程序；并在相应的EDA仿真工具上进行仿真。
Drive four common cathode LED digital display circuit as shown. This circuit uses dynamic scanning display technology, when the scan signal frequency is greater than 50Hz, you can display a stable four digital. Try using FPGA device design the circuit. Write VHDL program for each module and the corresponding EDA simulation tools for simulation. (2013-10-19, VHDL, 37KB, 下载2次)
采用verilg语言并结合VGA显示、PS2接口技术、键盘输入等实现基于FPGA开发板的可选择性迷宫游戏。可以利用电脑键盘和显示器来玩这个游戏
Verilg language and to combine VGA display and the PS2 interface technology, the keyboard input to achieve optional FPGA development board based maze game. Can use the computer keyboard and monitor to play this game (2012-12-08, VHDL, 3301KB, 下载33次)
DE2上,掉落个各种介质的一款游戏,玩家通过操纵键盘来画上挡板,屏幕会落下各种介质的材料,它们会显示出真实的物理特性.
On the DE2, falling a game of various media, players by manipulating the keyboard to draw on the bezel, the screen will fall a variety of media materials, they will show the true physical properties. (2012-07-03, VHDL, 76KB, 下载8次)
了解EDA扩展板功能,利用实验系统 伟福COP2000，自行设计微程序控制器和指令系统，能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式，并实现EDA控制。
Learn EDA expansion board function, use of experimental DW COP2000, self-designed micro-program controller and instruction, can achieve data transfer, and to add, subtract and unconditional transfer, with the accumulator addressing, register addressing, register indirectThe five addressing modes of address, direct memory addressing, immediate addressing, and to achieve EDA control. (2012-04-15, VHDL, 329KB, 下载4次)
本系统采用了以Altera芯片EPF10K10LC84-4和单片机仿真器伟福H51/S POD-H8X5X 为核心，同时辅有8位七段数码管和7219数码管驱动芯片。设计使用max+plus2，keil3和伟福开发环境，其中FPGA计数功能，FPGA与单片机的接口通信，单片机计算数据并驱动显示模块等功能。
系统实现了4hz~12Mhz频率的测量，并利用科学计数法显示。测量相对误差在0.005 以内，每个频段均显示6位有效数字。
本系统的特点在于高精度，显示界面科学友好。硬件部分VHDL语言描述简洁明快，单片机C语言算法仔细精巧。
关键词：等精度，频率计，FPGA,单片机
This system USES to EPF10K10LC84-4 and Altera chip microcontroller simulators weifu H51/S POD-H8X5X as the core, and auxiliary has eight seven period of digital the and 7219 digital tube drive chip. Design the Max+ plus2, keil3 and weifu development environment, including FPGA count function, FPGA and single-chip microcomputer interface communication, single chip computer data and drive display module etc. Function.
The system realizes the 4 hz ~ 12 Mhz frequency measurement, and use of scientific notation display. Measuring relative error within 0.005 , each frequency band all showed that six effective digital.
This system is characterized by high precision, display interface science friendly. Hardware VHDL language description is concise and lively, SCM C language carefully algorithm is exquisite.
Key words:, accuracy, the frequency meter, FPGA, microcontroller
(2012-04-10, VHDL, 540KB, 下载15次)
verilog 语言，通向FPGA之路---七天玩转Altera 3本，高人总结，对fpga开发很有帮助！经典，教程，vhdl，笔记。
Verilog language, superior to summarize and fpga development to have the help very much! Classic, tutorials, VHDL, notes.
(2012-01-17, VHDL, 40316KB, 下载315次)
猜数字游戏机
这是一个让玩家在一定的规则和系统提示下，推算一个随机产生的四位数的游戏，这个四位数的各位都不相同。游戏规则如下：
系统 随机产生一个四位数，数码各不相同，玩家通过键盘依次输入4位数，输错可以按退格键修改，输完按确认键确认，然后系统判断，如果猜的数字有x个数字与答案数码相同并且位置相同（该条件代号用A表示），有y个数字与答案数码相同但位置不同（该条件代号用B表示），就输出xAyB。例如答案是2639，输入1692，那么确认后显示结果1A2B。然后玩家通过分析再次输入新的数字，直到猜中答案。游戏每局提供10次机会，并且有100秒倒计时，以增加玩家的压力。
本系统采用CPLD作为主控平台，另外用单片机通过I2C总线与单片机通信实现4个数码管的输出。
Number guessing game
This is a must for players in the rules and the system prompt, the projection of a randomly generated four-digit game, the four digits of you
Not the same. Rules of the game are as follows:
System generates a random four-digit, different digital players followed by the keyboard input 4-digit, the wrong can press the backspace key repair
Changed, losers press the Enter key to confirm, then the system to determine if there are x number of guess the number and location of same with the same answer to digital (which
Pieces of code that with A), y have the same numbers but with different positions of digital answer (indicated with B in the condition code), the output xAyB. Such as
The answer is 2639, enter 1692, then display the results confirmed 1A2B. Then the player by analyzing the re-enter the new number until guess
The answer. Board games every 10 chances, and 100-second countdown to increase the pressure on the players.
The system uses the CPLD as a host (2011-12-25, VHDL, 645KB, 下载22次)
这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试.
文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等.
调试步骤就不讲了,管脚分配请网友自行完成.
开发板 Altera Cyclone II EP2C35F672C6
软件平台 Quartus II
语言 verilogHDL
These are all the project files and source codes of a digital clock designed on the ALTERA dev. board using Quartus II in verilogHDL when I was taking the electronics design course.
The basic functions are realized here and more details are explained in the attached experiment report. If there are any problems with the codes or debugging, please contact me at zhouyicheng1990@126.com.
Develop Board:
Altera Cyclone II EP2C35F672C6
Software:
Quartus II
Language:
verilogHDL (2010-10-30, VHDL, 972KB, 下载200次)
這是一個開放的執行情況等廣泛使用的IA - 32架構（一般稱為 x86）的。這個項目是很新，但它可以合成一個可配置的設備，如FPGA或CPLD的，或作出一個定制的ASIC。兩個 FPGA板目前支持：賽靈思 ML403和Altera DE1。
玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。
玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。
這個項目是很複雜的，是在一個非常早期的發展階段。只有16位的一部分（即該80186分之8086）的支持，看到中興通訊的地位獲取更多信息。它可以啟動成功的MS - DOS 6.22，FreeDOS上運行微軟 Windows 1.1和3.0。
是一個開放的執行情況等廣泛使用的IA- 32架構（一般稱為 x86）的。這個項目是很新，但它可以合成一個可配置的設備，如FPGA或CPLD的，或作出一個定制的ASIC。兩個 FPGA板目前支持：賽靈思 ML403和Altera DE1。
玩沙丘2在MS- DOS平台上運行的中興通訊。看到一些其他的圖片。
玩沙丘2在MS- DOS平台上運行的中興通訊。看到一些其他的圖片。
這個項目是很複雜的，是在一個非常早期的發展階段。只有16位的一部分（即該80186分之8086）的支持，看到中興通訊的地位獲取更多信息。它可以啟動成功的MS- DOS 6.22，FreeDOS上運行微軟 Windows 1.1和3.0。 (2010-09-22, VHDL, 536KB, 下载14次)
假定系统时钟为50MHz，试设计一个电子秒表电路，使其按0.01s 的步长进行计时。该电子秒表具有异步清零和启动/停止计数功能，最大能计到59.99s，并用数码管显示计数值。用发光二极管显示向分钟的进位信号。
Assume that the system clock to 50MHz, the design of an electronic stopwatch test circuit, so the step by 0.01s to time. The electronic stopwatch with asynchronous clear and start/stop counting, the largest of Total to 59.99s, with digital display counts. With LED display into the digital signal to the minute. (2010-05-22, VHDL, 518KB, 下载9次)
)需要下载地图,几年前的游戏,地图服务器已经关停,网上有此游戏的破解 ...
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err (2009-01-13, VHDL, 33KB, 下载5次)