[其他] experiment
用quartus，，VHDL语言实现半加器，全加器
Realize half adder and full adder (2020-07-08, VHDL, 2948KB, 下载0次)
[其他] 实验2全加器的设计
eda实验报告包含8位全加器和16位全加器
EDA experiment report includes 8-bit full adder and 16 bit full adder (2020-07-03, VHDL, 58KB, 下载1次)
[其他] chengxu
FPGA程控滤波器键盘模块设置程序...
Programmable Filter Keyboard Module Based on FPGA (2019-04-16, VHDL, 3127KB, 下载1次)
[其他] adder
应用半加器实现一位全加器再实现 八位全加器
Implementation of a full adder by half adder and eight bit full adder (2018-09-05, VHDL, 5678KB, 下载0次)
[其他] 加扰器解扰器设计
加扰器解扰器设计,组合逻辑电路可以选用下述不同的逻辑类型来实现：互补CMOS结构、有比电路、差 分共源-共栅电压开关逻辑（DCVSL），传输门逻辑、互补传输晶体管逻辑（CPL）或动态电 路结构，也可以是以上不同类型结构的混合。
Scrambler/ descrambler design (2018-08-29, VHDL, 296KB, 下载7次)
[其他] counter4b
Vivado同步计数器VHDL设计 具有异步复位和同步预置数功能 同步计数器同步计数器同步计数器
The Vivado synchronous counter VHDL is designed with asynchronous reset and synchronous preset function, synchronous counter, synchronous counter and synchronous counter. (2018-04-18, VHDL, 1KB, 下载2次)
[其他] fskcodec
FSK编码器与译码器 编译可以执行 可以参考
FSK encoder and decoder can be compiled and executed for reference. (2018-04-09, VHDL, 245KB, 下载1次)
[其他] VHDL
加法器、寄存器、半加器、译码器的硬件描述语言的描述
describe summator ，register，half adder,decoder with VHDL (2012-05-16, VHDL, 2KB, 下载3次)
[其他] EDA
EDA频率计数器十进制计数器，通信工程专业
EDApinivjishuqi (2011-01-06, VHDL, 899KB, 下载2次)
[其他] edashiyan
eda实验，38译码器，7段显示，还有分频器的代码。
eda experiment, 38 decoders, 7-segment display, as well as crossovers code. (2010-01-13, VHDL, 1KB, 下载6次)
[其他] AB4F
FPGA编码器4倍频VHDL程序
对初学FPGA有帮助。
FPGA Encoder 4 multiplier VHDL program to FPGA beginner help. (2009-12-23, VHDL, 1KB, 下载26次)
[其他] filter
FIR数字滤波器的实现，采用Kaiser窗实现高精度的地痛滤波器。
The realization of FIR digital filter using Kaiser window filter to achieve high accuracy in pain. (2009-12-07, VHDL, 4KB, 下载8次)
[其他] DIVIDER
多倍（次）分频器。 多倍（次）分频器！！！！！！！！！！！！！！！！
BCD Code Conversion (2009-11-17, VHDL, 1KB, 下载6次)
[其他] kenijishu
能够通过控制键控制计数器计数计数，这个计数器可加可减。
Can be controlled by controlling the key counter counting count, this counter can be raised or reduced. (2009-11-10, VHDL, 295KB, 下载17次)
[其他] answeringdevice
四人抢答器，本设计室根据抢答器的原理，用vhdl语言写的。具有很强的实用价值。
Four Responder, this Responder Design Studio, according to the principle, using vhdl language written. Has a strong practical value. (2009-08-25, VHDL, 175KB, 下载6次)
[其他] add4bit
一位全加器的VHDL源码与TEST BENCH.XILINX下通过
A full adder and the VHDL source code through TEST BENCH.XILINX (2009-07-20, VHDL, 794KB, 下载49次)
[其他] yuqu
蜂鸣器音乐演奏，有ppt说明，及实例工程文件。
Music buzzer, a ppt notes, and examples of engineering documents. (2009-07-12, VHDL, 1741KB, 下载12次)
[其他] beep
通过改变频率使蜂鸣器发出不通声音。VHDL语言 编程FPGA
By changing the frequency so that the issue of access to the voice of buzzer (2009-06-04, VHDL, 113KB, 下载10次)
[其他] dianti
本电梯控制器分为主控制器和分控制器。主控制器是电梯内部的控制器，每个楼层有一个分控制器。
The elevator controller is divided into the main controller and sub controller. Main controller is inside the elevator controllers, each floor there is a sub-controller. (2008-11-05, VHDL, 2KB, 下载3次)
[其他] mux
每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。有兴趣的同学可以进一步扩充系统功能。
Each input data and output data are the four hexadecimal number 2, when the selector switch (at least 3) or input data changes, the output data changes accordingly. Interested students can further expand the system functionality. (2008-05-23, VHDL, 1KB, 下载3次)