连续模拟比较器，1mV分辨率
Continuous analog comparator, 1mV resolution (2024-03-01, Verilog, 0KB, 下载0次)
Raptor Validation-编译器新的干净版本_验证报告
Raptor Validation - New clean version of Compiler_Validation repo (2024-02-07, Verilog, 0KB, 下载0次)
CSE311计算机架构项目中断控制器
CSE311 Computer Architecture Project Interrupt Controller (2024-01-02, Verilog, 0KB, 下载0次)
通用异步收发器的设计与验证，
Design and Verification of Universal ASynchronous Reciever and Transmitter, (2023-10-19, Verilog, 0KB, 下载0次)
带测试台的verilog移位寄存器，
A verilog shift register with test bench, (2023-10-05, Verilog, 0KB, 下载0次)
它负责通过UART接收器接收命令，以执行不同的系统功能，如寄存器文件读取写入或执行...，
It is responsible of receiving commands through UART receiver to do different system functions as register file reading/writing or doing some processing using ALU block and send result through UART transmitter communication protocol. (2023-10-03, Verilog, 0KB, 下载0次)
它负责通过UART接收器接收命令，以执行不同的系统功能，如寄存器文件读取写入或执行...，
It is responsible of receiving commands through UART receiver to do different system functions as register file reading/writing or doing some processing using ALU block and send result to an asynchronous FIFO then through UART transmitter communication protocol (2023-09-28, Verilog, 0KB, 下载0次)
设计（编码、模拟和实现）一个停车计时器，与奥斯汀周围的停车计时器非常相似。程序能够模拟硬币广告...，
Designed (coded, simulated, and implemented) a parking meter much like the ones around Austin. Program is able to simulate coins being added and shows the appropriate time remaining. Also, it flashs slowly when less than 200 seconds are remaining and flash quickly when time has expired. (2023-08-22, Verilog, 0KB, 下载0次)
使用仲裁程序调度器公平分配资源，
Fair allocation of resources using arbiter scheduler, (2023-08-22, Verilog, 0KB, 下载0次)
硬件任务调度器设计，
a hardware task scheduler design, (2022-09-14, Verilog, 0KB, 下载0次)
实现了一些指令的单周期ARM微处理器，可以在modelsim中进行仿真
The single cycle ARM microprocessor with some instructions is implemented, and the single cycle ARM microprocessor with some instructions can be simulated in Modelsim (2020-07-14, Verilog, 232KB, 下载1次)
SV搭建一个验证平台，检验运算器功能的正确性。
SV builds verification platform (2020-07-06, Verilog, 16KB, 下载0次)
使用xilinx的FPGA实现基本计数器操作
counter xilinx FPGA VHDL (2020-04-01, Verilog, 44KB, 下载0次)
sopc 数码管动态显示 时钟 寄存器
Dynamic display of SOPC digital tube,clock (2019-06-20, Verilog, 1KB, 下载1次)
FIR滤波器即设计一个数字滤波器去逼近一个理想的低通滤波器。通常这个理想的低通滤波器在频域上是一个矩形窗。根据傅里叶变换我们可以知道，此函数在时域上是一个采样函数。但是这个采样序列是无限的，计算机是无法对它进行计算的。故我们需要对此采样函数进行截断处理。也就是加一个窗函数。就是传说中的加窗。也就是把这个时域采样序列去乘一个窗函数，就把这个无限的时域采样序列截成了有限个序列值。但是加窗后对此采样序列的频域也产生了影响：此时的频域便不在是一个理想的矩形窗，而是成了一个有过渡带，阻带有波动的低通滤波器。通常根据所加的窗函数的不同，对采样信号加窗后，在频域所得的低通滤波器的阻带衰减也不同。通常我们就是根据此阻带衰减去选择一个合适的窗函数。如矩形窗、汉宁窗、凯撒窗等。选择一个具体的窗函数之后，根据所设计滤波器的参数来计算所需的阶数、此窗函数的表达式。然后用这个窗函数去和采样序列相乘，就可以得到实际滤波器的脉冲响应。
FIR filter is to design a digital filter to approximate an ideal low-pass filter (2019-05-16, Verilog, 93KB, 下载1次)
verilog实现计数器+modelsim仿真
Verilog Implementation Counter+Modelsim Simulation (2019-05-16, Verilog, 39KB, 下载1次)
sd卡读写，仿真模型，testbanch测试文件
sdcard read write and sdcard model (2019-04-01, Verilog, 24KB, 下载21次)
三种全加器和乘法器的基于verilog的实现代码
Full adder and multiplier (2018-12-30, Verilog, 1284KB, 下载1次)
用verilog写的四选一多路选择器，可移植至其他平台，有相关说明文档
Using Verilog to write four selected multiple selectors, can be transplanted to other platforms, with related documentation. (2018-06-30, Verilog, 152KB, 下载0次)
一个1MHz的FIR低通滤波器。
① 时钟信号频率16MHz;
② 输入信号位宽8bits，符号速率16MHz；
A 1MHz FIR low pass filter.
The frequency of a clock signal 16MHz;
The width of the input signal 8bits, the symbol rate of 16MHz (2018-05-30, Verilog, 10KB, 下载10次)