SHU-CES 计算机硬件综合大型作业 项目二 交通灯控制器, stars:7, update:2024-06-02 07:24:31 (2024-06-04, Verilog, 0KB, 下载0次)
http://www.pudn.com/Download/item/id/1717433268664637.html
DFT编译器和Tetramax合成用于测试的扫描链
DFT Compiler and Tetramax to synthesize scan chain for testing (2024-03-28, Verilog, 0KB, 下载0次)
数字系统设计课程项目，使用Basys 3 FPGA创建莫尔斯电码转换器
Digital Systems Design course project that creates a Morse code translator using the Basys 3 FPGA (2023-11-26, Verilog, 0KB, 下载0次)
用于FPGA的神经网络数字检测器Verilog生成器
Verilog Generator of Neural Net Digit Detector for FPGA (2022-09-07, Verilog, 0KB, 下载0次)
基于FPGA的安全快速硬件调度器，用于加速多核系统中的任务调度，
Secure and Fast FPGA-based Hardware Scheduler for Accelerating Task Scheduling in Multi-core Systems, (2023-04-25, Verilog, 0KB, 下载0次)
PID 算法及其 FPGA 实现 PID 控制器结构清晰，参数可调，适用于各种控制对象， PID 控制器的核心思想 是针对控制对象的控制需求，建立描述对象动态特性的数学模型，通过 PID 参 数整定实现在比例， 微分，积分三个方面参数调整的控制策略来达到最佳系统响 应和控制效果， (2022-04-15, Verilog, 1694KB, 下载2次)
http://www.pudn.com/Download/item/id/1649996280829259.html
MCDT，多通道数据传送器的设计代码，包括slave_fifo，arbiter，mcdt
mcdt, design code of multichannel data transmitter, including slave FIFO, arbiter, mcdt (2020-03-30, Verilog, 2KB, 下载1次)
MIPS源码 基于verilog编写的MIPS 源码 宽度8位 寄存器5位
MIPS Source Code Based on Verilog Written MIPS Source Code Width 8 Bits Register 5 Bits (2019-07-05, Verilog, 6KB, 下载0次)
基于EDA实验箱实现空气净化器五大功能：
自动模式 手动模式 睡眠模式 定时模式及提醒更换滤网功能。
本程序计时部分存在问题 其他功能均可实现
Based on EDA experimental box, five functions of air purifier are realized: automatic mode, manual mode, sleep mode, timing mode and reminding function of changing filter screen.
Problems in the timing part of this program and other functions can be realized (2019-07-04, Verilog, 793KB, 下载0次)
实现一个件的计数器 具有清零，预加载值 带APB接口
Implementing a component counter with zero clearing, pre-loaded value with APB interface (2019-04-28, Verilog, 5KB, 下载1次)
自己写的ddr控制器代码，分享一下，signal tap上测试成功，可以跑
This is the DDR controller code I wrote. Share it and test it successfully on signal tap. (2019-02-19, Verilog, 1KB, 下载0次)
一个用 verilog 实现的对FPGA串口进行控制的，串口控制器源代码
A serial port of FPGA is controlled by verilog. The source code of serial port controller (2018-12-25, Verilog, 7206KB, 下载1次)
module adder
(
input a,b,
output sum, carry
);
assign sum = a ^ b;
assign carry = a & b;
endmodule
A very simple process. (2018-09-17, Verilog, 2869KB, 下载0次)
时间简易微处理器的操作码操作数读取功能，实现加1减1功能。
Time simple microprocessor operation code operand read function, add 1 minus 1 function. (2018-05-10, Verilog, 371KB, 下载0次)
按键波动开始显示，十秒显示结束，信号灯亮
The key wave began to show that the ten display end, signal light (2018-04-20, Verilog, 1678KB, 下载1次)
本人用verilog编写的DDR2控制器，经测试可用。
I am prepared to use verilog DDR2 controller, the test is available. (2018-01-28, Verilog, 12736KB, 下载5次)
数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0~5，计数器采用异步复位。（3）译码显示模块BCD码通过4-7译码器译码后驱动数码管显示。以上功能分别由BCD码显示模块和七段译码管功能设计 （4）顶层模块层模块是将各功能模块连接起来，
The digital clock can display the minute and second, and reset it by key.
The digital clock is composed of four basic modules, the top layer module, the frequency division module, the counting module and the decoding display module. (2018-01-24, Verilog, 287KB, 下载1次)
D触发器 主要是连续赋值。一个比较简单的代码，欢迎指正
D is the main trigger continuous assignment.A relatively simple code, welcome. (2017-12-27, Verilog, 29KB, 下载1次)
OFDM技术中经常用到扰码技术，本设计采用线性反馈移位寄存器实现简单扰码
relization of interference (2017-08-07, Verilog, 57KB, 下载3次)
verilog语言编写的farrow滤波器的实现过程，供大家参考，谢谢。
Verilog language Farrow filter implementation process for your reference (2017-07-24, Verilog, 1KB, 下载22次)