[其他] Fast_Servo
高速低延迟伺服（稳定器兼容）模块，
High speed low latency servo (Stabilizer-compatible) module, (2021-11-11, VHDL, 0KB, 下载0次)
[其他] 实验3 7段数码显示译码器设计
eda实验报告7段数码显示译码器的报告包含实验目的和实验原理
EDA experiment report 7-segment digital display decoder report contains the purpose and principle of the experiment (2020-07-03, VHDL, 55KB, 下载0次)
[其他] nrf24
nrf分频器，100Mhz分频12.5Mhz
nrf divider, 100Mhz divider 12.5Mhz (2020-06-15, VHDL, 106KB, 下载0次)
[其他] calc
简易计算器支持简单的四则运算(支持负数)，在此基础上，添加了连续运算功能。
1、计算器通过矩阵键盘模拟按键输入，并通过数码管显示。
2、计算器有“0、1、2、3、4、5、6、7、8、9、+、-、*、/、C、=” 共16 个按键。
3、计算器不支持输入负数，运算结果支持负数但不支持小数。
4、操作数1、操作数2 及运算结果最大支持8 位。其中，操作数1 和运算结果的位数包括
符号位“-”。
5、操作数1 和操作数2 的默认值为0。
6、计算器支持连续运算，允许在输入操作数2 后按下运算符，或者得出运算结果后按下运
算符。
7、当运算结果溢出时，数码管显示8 个F。
8、当操作数1 或者操作数2 的长度溢出时，蜂鸣器会响。
Simple calculator supports four simple operations (negative number) (2020-02-04, VHDL, 14KB, 下载0次)
[其他] Lab3_Smart_responder
三人举手抢答器，根据具体的按键按下的情况，显示第一个按下的序号
Three hands up answering machine three hands up answering machine, according to the specific key press situation, display the first press serial number (2019-12-24, VHDL, 4926KB, 下载0次)
[其他] Altium Partner SN-1000010 r10
Browser modularization processing, browser modularization combing, browser modularization expansion
Browser modularization processing, browser modularization combing, browser modularization expansion (2019-07-17, VHDL, 2KB, 下载1次)
[其他] Buzzer
用来控制一个蜂鸣器，很好用哦的,,,,,
use a buzzer,,,,,,,,, (2019-06-28, VHDL, 36KB, 下载0次)
[其他] MIPS-2 RISC
处理器执行LW，SW，SLT，BEQ，BNE，JMP以及所有R类型ALU功能
5个时钟周期没有流水线处理器
获取，解码，执行（ALU），存储，退出（对于LW）
Test-bench
The processor executes LW,SW,SLT,BEQ,BNE,JMP and all type ALU functions.
No pipeline processor for 5 clock cycles.
Get,decode,execute (ALU), store, exit (for LW).
Test Bench (2019-01-04, VHDL, 4KB, 下载1次)
[其他] data_selector
数据选择器代码（三种）比较,三种类型的选择器可直接使用，适合新手使用
Comparing data selector codes, three types of selectors can be used directly and are suitable for novice users. (2018-12-30, VHDL, 133KB, 下载0次)
[其他] EDA
带有异步复位和同步加载功能的十进制加法计数器，包括仿真，带有仿真截图等
Decimal adder counter with asynchronous reset and synchronous loading functions, including simulation, with simulation screenshots, etc. (2018-11-04, VHDL, 28301KB, 下载0次)
[其他] dianziqin2.1
本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、音调发生模块和数控分频模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。
This system is a simple eight-note electronic piano designed by EDA technology. This system is based on the principle of clock frequency divider in computer. It is realized by top-down design method. It can control the sound by keystroke input. The system is composed of three parts: the music automatic playing module, the tone generating module and the numerical control frequency dividing module. The system is designed in modular way with VHDL, then programmed, simulated and integrated. The system has complete functions and has certain use value. (2018-10-30, VHDL, 1901KB, 下载0次)
[其他] Sigma-Delta+DAC数字调制器研究、设计及FPGA实现
Sigma-Delta DAC数字调制器研究、设计及FPGA实现
Sigma-Delta DAC Digital Modulator Research, Design and FPGA Implementation (2018-07-18, VHDL, 4815KB, 下载13次)
[其他] 071162程序
设计一个用于篮球比赛的定时器。要求：
（1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1；
（2）定时器的时间用两位数码管显示；
（3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。
（4）输入时钟脉冲的频率为50MHz。
（5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。
Design a basketball game timer. Requirements:
(1) the timing time is 24 seconds, which is timed in a decreasing manner. Every second, the timer is reduced by 1.
(2) the time of the timer is displayed with two digital tubes;
(3) two external control switches are set. Switch K1 controls the direct reset/start time of the timer, and switch K2 controls the pause/continuous time of the timer. When the timer declinates to zero (that is, when the timer time reaches zero), the timer remains unchanged, and an alarm signal is sent at the same time. The alarm signal is indicated by a light-emitting diode.
(4) the input clock pulse frequency is 50MHz.
(5) design with Verilog HDL language, perform function simulation with Modelsim software, and integrate with Quartus II. (2018-07-07, VHDL, 1926KB, 下载2次)
[其他] decoder3_8
输入信号为3位的in，输出信号为8位的out，实现3-8译码器的功能
The input of 3 bits, 2 hexadecimal number translated into 10 hexadecimal output (2017-06-20, VHDL, 3KB, 下载1次)
[其他] PS2LCDController
PS2键盘LCD显示控制器的vhdl代码，很难得
PS2LCDController vhdl code (2010-02-10, VHDL, 27KB, 下载11次)
[其他] taxi
文件名：taxi.hd。
功能：出租车计价器。
File Name: taxi.hd. Function: taxi meter. (2009-08-29, VHDL, 84KB, 下载11次)
[其他] RS232_Controller
RS232_Controller.v.RS232的控制器
RS232_Controller.v.RS232 controller (2009-05-30, VHDL, 5KB, 下载4次)
[其他] decl7
7段译码器，是quartusII8.1项目如果安装了可以马上用
7 decoder (2009-05-04, VHDL, 179KB, 下载3次)
[其他] three
三层电梯控制器源码及报告和仿真时序图
可以作为课程设计或者毕业设计的参考 绝对管用
Three elevator controller source and reporting and simulation timing diagram can be used as curriculum design or graduate design reference absolute effective (2008-08-31, VHDL, 98KB, 下载84次)
[其他] VGA_Controller_IPcore
VGA控制器源码，代码已经过验证，可以立即使用。
VGA controller source code, the code has already been verified, you can immediately use. (2008-04-28, VHDL, 16KB, 下载150次)