在quarters ii上连接alter公司开发板实现的数字钟，可以手动校时校分。
Connect the digital clock implemented by alter development board on quarters ii, and it can proofread the time manually. (2019-04-10, VHDL, 2980KB, 下载0次)
用FPGA实现闹钟，校时，计时功能，基于quartus II
Realization of alarm clock, school time, time function (2018-05-12, VHDL, 4189KB, 下载0次)
多功能数字钟，有校时，仿广播报时，整点报时，闹铃等功能！
Multifunction digital clock, there are schools, the fake radio timekeeping, the whole point timekeeping, alarm and other functions! (2010-01-23, VHDL, 1KB, 下载95次)
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。
在同一ＣＰＬＤ芯片口集成如下电路模块：
err (2008-12-18, VHDL, 6KB, 下载8次)
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。
Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital clock. The main function of the completion are: time function, 24-hour time display through the Seven-Segment LED dynamic display time school settings function, can be set hours, minutes, seconds the stopwatch to start, stop, and maintain display and removal. (2008-12-11, VHDL, 178KB, 下载100次)
功能更强大的数字时钟,有年份,月,日,时,分,秒和星期,可以调校
More powerful digital clock, there are years, months, days, hours, minutes, seconds and weeks, you can adjust the (2008-11-05, VHDL, 3KB, 下载2次)
设计一个多功能数字钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”“秒”数字显示。整点能自动打点、报时。要求报时声响四低一高，最后一响为整点。具有校时功能。要求电路主要采用中小规模CMOS集成电路。要求电路尽量简化，并选用同类型的器件。在EWB电子工作平台上进行电路的设计和计算机仿真。
The design of a multi-function digital clock, 24 hours a day for a cycle count. Accurate time, a (2008-09-03, VHDL, 330KB, 下载42次)