米普斯·恩特雷加
Mips Entrega (2023-11-22, VHDL, 0KB, 下载0次)
用quartus，，VHDL语言实现半加器，全加器
Realize half adder and full adder (2020-07-08, VHDL, 2948KB, 下载0次)
eda实验报告包含8位全加器和16位全加器
EDA experiment report includes 8-bit full adder and 16 bit full adder (2020-07-03, VHDL, 58KB, 下载1次)
VHDL基础——全加器电路的实现（使用半加器）
VHDL foundation -- the realization of full adder circuit (using half adder) (2020-06-08, VHDL, 139KB, 下载1次)
米联客开发原理图资料-MZ7XAB(2019版本)
Description of Milian passenger information and course catalogue - mz7xab (version 2019) (2020-04-30, VHDL, 1697KB, 下载4次)
首先综合出半加器，在半加器基础上生成全加器
First, a half adder is synthesized and a full adder is generated on the basis of half adder. (2018-08-27, VHDL, 2810KB, 下载0次)
8位全加器，包括半加器verilog文件，全加器verilog文件，8位全加器verilog文件，和8位全加器测试testbench文件
8 full adder, including half adder, full adder Verilog file, Verilog file, 8 full adder Verilog files, and 8 full adder test testbench file (2016-04-10, VHDL, 138KB, 下载3次)
半加器的VHDL实现，包括Testbench的编写，可供新手参考
Half Adder VHDL Testbench (2015-02-04, VHDL, 964KB, 下载6次)
一位全加器一位全加器一位全加器一位全加器
A full adder a full adder a full adder a full adder (2014-05-08, VHDL, 1KB, 下载2次)
使用层次化建模的方法再quartus下实现的4位全加器。包括半加器，一位全加器和四位全加器，并进行了仿真。
This file is used for learners to learn verilog. (2014-05-07, VHDL, 288KB, 下载3次)
FT3发送程序加CRC校验,曼彻斯特编码
FT3 sender plus CRC, Manchester coding (2014-01-03, VHDL, 3230KB, 下载44次)
全加器代码和测试激励文件，优化的全加器，占用FPGA资源少
Full adder code and test incentives (2013-10-26, VHDL, 1KB, 下载2次)
一位全加器工程，用xilinx ISE设计，供初学者学习
A full adder works, the ISE design with xilinx for beginners to learn (2012-06-24, VHDL, 161KB, 下载27次)
半加器 用verilog语言编写一个半加器，测试结果正确。
half adder (2012-04-23, VHDL, 1KB, 下载8次)
8位全加器 实现8位全加器，先半加器 后一位全加器，最后8位全加器
eight add eight add eight add
eight add eight add (2011-12-05, VHDL, 2KB, 下载4次)
跑马灯代码 阿斯好说的卡上接电话卡结舌杜口京哈蜀客多积货按时间dha空手道会卡水的空间has快结婚ask接电话
good VHDL code
asdhkashdkajshdkahskdjhaskjdhkash jkasdhkajsdh akjsdh ajkshd kajshd asjdh kajdh (2011-08-19, VHDL, 1KB, 下载2次)
完成8位全加器功能，从最底层的半加器到1位全加器在到8位全加器的完整设计
adder (2010-05-19, VHDL, 392KB, 下载5次)
实现全加器的不可或缺的东西，半加器，功能就是为了全加器做好准备
halfadder (2009-04-27, VHDL, 2KB, 下载3次)
4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展
4bits (2009-03-23, VHDL, 173KB, 下载9次)
全加器， 全加器， 全加器
Full-adder, full adder, full adder (2008-11-03, VHDL, 100KB, 下载23次)