多种编码器，如AMI、CMI、密勒、差分曼彻斯特、曼彻斯特
AMI encoder,CMI encoder,Miller encoder,Manchester encoder,De_Manchester encoder, (2021-04-28, VHDL, 6KB, 下载2次)
曼彻斯特编码解码源码，基于xilinx官网介绍，内附仿真文件。
Manchester Encoder-Decoder for Xilinx CPLDs (2020-07-29, VHDL, 9KB, 下载0次)
曼彻斯特总线信号编码解码的VHDL程序应用于通讯技术
Manchester bus encoder and decoder (2015-12-08, VHDL, 197KB, 下载3次)
一位全加器，基于basys3开发平台，可以直接使用
full adder,basys3 board,easy to use (2015-06-25, VHDL, 473KB, 下载6次)
使用verilog HDL实现全加器的功能
Use verilog HDL to achieve full adder function (2014-11-30, VHDL, 26KB, 下载1次)
全加器的VHDL数据流描述，提供VHDL代码
可以用Quartus 和MAX PLUS
full adder (2014-10-09, VHDL, 33KB, 下载1次)
利用Verilog语言编写的按键实现数码管显示数字的加减，通过三个按键分别实现加1和减1操作 以及复位操作，BASYS2开发板验证。
Verilog language use buttons to achieve digital display digital subtraction achieve plus one and minus one operation and reset operation, BASYS2 development board were verified by three buttons. (2014-04-11, VHDL, 864KB, 下载27次)
这是一个半加器，采用vhdl语言，输入端啊a，b，输出sum，co。
failed to translate (2013-05-07, VHDL, 38KB, 下载2次)
关于曼彻斯特编码解码的verlog代码，供参考！
About the Manchester encoding decoding verlog code, for reference! (2012-11-21, VHDL, 155KB, 下载8次)
4位并联全加器的fpga实现，由4个一位全加器及一个超前进位器组成，可向上进位
Four parallel QuanJia device fpga realizing by 4 a QuanJia emulators, and a leading sensor into binary, can carry up (2012-05-06, VHDL, 25KB, 下载3次)
DAC 的转换程序，加说明等。完整的程序，代码说明。
DAC chengxu .complete (2011-12-11, VHDL, 524KB, 下载4次)
八位全加器的源代码，用verilog编写，没有附带测试程序
eight summury (2011-12-05, VHDL, 2KB, 下载4次)
verilog实现的AES-128加解密程序，FPGA验证通过
verilog implementation of AES-128 encryption and decryption process, FPGA verification through (2011-04-19, VHDL, 7KB, 下载286次)
Verilog 门电路级别的全加器，测试通过
Verilog Gate Level adder and testbenck (2011-01-17, VHDL, 1KB, 下载3次)
VHDL实现的DES密码算法的完整的加解密。
DES (2010-11-05, VHDL, 7KB, 下载24次)
随机噪声产生代码。所输出的随机噪声可以用于模拟信道中的加性噪声。
Random noise generated code. The output of the random noise can be used to simulate the channel additive noise. (2010-08-20, VHDL, 1KB, 下载53次)
实验用16位全加器的VHDL代码，适合初学者学习，数电学习的好工具。
Experiment with 16-bit full adder VHDL code for beginners to learn, a good tool to learn a few power. (2010-05-11, VHDL, 3KB, 下载8次)
用VHDL语言写的全加器，比较简单=======
Written in VHDL language with the full-adder (2009-12-27, VHDL, 49KB, 下载3次)
科斯塔斯载波同步的实现。采用了V_LOG代码编写~~~~
可以直接编译使用
Costas carrier synchronization is achieved. Coding used V_LOG ~ ~ ~ ~ can direct the compiler to use (2009-07-27, VHDL, 5KB, 下载192次)
本设计是用32位的并行全加器的,可以实现浮点运算!
The design is a parallel 32-bit full adder, and floating-point operations can be achieved! (2009-05-27, VHDL, 272KB, 下载8次)