openFPGA马里奥布罗斯
openFPGA MarioBros (2024-02-13, VHDL, 0KB, 下载0次)
fpga代码曼彻斯特码的调制与解调，仿真代码，仿真波形图。
FPGA code Manchester code modulation and demodulation (2019-04-05, VHDL, 311KB, 下载1次)
用vhdl语言实现全加法器功能，。。。。。。。
Implement full adder function in VHDL language (2018-06-11, VHDL, 2906KB, 下载0次)
计数器加数码管译码，计数功能然后在数码管上显示，使用VHDL写成
counter encoder (2015-11-27, VHDL, 353KB, 下载1次)
曼彻斯特编解码，有助于学习和开发，适合大家使用
Manchester codec, to help learn and develop, for everyone to use (2015-06-01, VHDL, 550KB, 下载1次)
FPGA俄罗斯方块。 -采用VHDL编写，该游戏支持PS2键盘输入，VGA视频输出，游戏可以选择不同难度，同时可以记录显示游戏得分。
FPGA Tetris. - Use of VHDL, the game supports PS2 keyboard input, VGA video output, the game can choose different difficulty, while records show game scores. (2015-05-31, VHDL, 10351KB, 下载14次)
这是一个最简单的四位的全加器设计，由两个半加器构成，采用的是VERILOG的算法级和门级描述的。
This is one of the easiest of the four full adder design, consists of two half-adder, the VERILOG algorithm-level and gate-level descriptions. (2013-05-14, VHDL, 165KB, 下载2次)
经典的程序，用VHDL编写的游戏，俄罗斯方块，在赛灵思Spartan板子上测试成功
Classic procedures, written in VHDL game, Tetris, on the board of the Xilinx Spartan test (2013-04-19, VHDL, 194KB, 下载22次)
VHDL的各种基本代码
包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！
VHDL basic code including 4 election 1,8 to 1 multiplexer selector, 8-bit full adder, plus 1 minus 1 counter sequence detector, asynchronous clear 16 plus or minus controllable counter, digital tube scanner , dual 2 1 state machine program! (2013-04-12, VHDL, 3610KB, 下载9次)
vhdl最基本的入门的一个代码，一位全加器
one-bit adder (2013-02-23, VHDL, 1KB, 下载5次)
用verilog编写的俄罗斯方块游戏，适合初学者
Tetris game written in verilog for beginners (2012-12-15, VHDL, 17942KB, 下载2252次)
电子钟程序中的分频模块，实现每一秒钟加一功能
Electronic bell procedures (2012-10-15, VHDL, 369KB, 下载3次)
verilog曼切斯特编码解码的FPGA实现
verilog Manchester encoding and decoding on FPGA (2011-10-01, VHDL, 2KB, 下载28次)
在FPGA中实现1553协议芯片功能 曼彻斯特码
1553 agreement in the FPGA chip functions Manchester (2011-09-17, VHDL, 4KB, 下载9次)
一位全加器设计，，二进制设计，，同步二进制计数
A QuanJia device design (2011-03-24, VHDL, 5KB, 下载3次)
此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。
The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the simulation program is to use language to describe the four EDA full adder, a wide range of applications. (2010-10-30, VHDL, 1KB, 下载16次)
布斯乘法器,适用于VHDL语言操作,对于初学者或是深入的人都适宜
Booth Multiplier (2009-07-07, VHDL, 2KB, 下载9次)
全加器的设计，实现二进制的加法，一个输出为进位，一个输出为计算值。
全加器的设计，实现二进制的加法，一个输出为进位，一个输出为计算值。 (2009-06-29, VHDL, 3KB, 下载2次)
基于CPLD的数字通信系统曼切斯特用VHDL产生 曼切斯特信号
CPLD-based digital communications system Manchester Manchester signal generated by VHDL (2009-05-16, VHDL, 3KB, 下载13次)
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。 (2008-05-29, VHDL, 9KB, 下载68次)
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