[VHDL/FPGA/Verilog] f_adder
用VHDL语言实现一位全加器的功能，代码分为3个文件
Realization of the function of one bit full adder (2020-06-05, VHDL, 2746KB, 下载0次)
[VHDL/FPGA/Verilog] half_adder
half adder半加器的VHDL代码文件和原理图文件
Half adder VHDL code file and schematic file (2020-05-05, VHDL, 263KB, 下载0次)
[VHDL/FPGA/Verilog] Add_vhdl
循环语句描述8位全加器，generate语句
Cyclic statement description adder (2018-10-30, VHDL, 620KB, 下载0次)
[VHDL/FPGA/Verilog] sixty_test1
模六十计数器，在basys2实验板上选择右边两个数码管计数，从0到59.依次加一。
count sixty (2015-12-20, VHDL, 234KB, 下载7次)
[单片机开发] 21
基于DE1的4位全加器（可视化），通过数码管显示，开关输入实现。
4 bit full adder based on DE1 (2015-11-29, VHDL, 214KB, 下载4次)
[VHDL/FPGA/Verilog] 89_full_adder
全加器。VHDL入门例程。3个源程序。好好练习啊
Full adder. Introduction to VHDL routines. 3 source. Ah good practice (2013-05-14, VHDL, 4KB, 下载2次)
[VHDL/FPGA/Verilog] one-add-two
半加器的设计代码，和引脚的普通设置，有很多的功能有待研究！
succeful is good (2012-11-01, VHDL, 246KB, 下载3次)
[VHDL/FPGA/Verilog] half_adder12
半加器的源代码，适合初学者上实验课时用！！！
The source code for half adder, the experimental class for beginners on (2012-06-18, VHDL, 15KB, 下载3次)
[VHDL/FPGA/Verilog] Float_point
浮点数加/减法器的设计
规格化的浮点数运算器
IEEE标准754 单精度
Floating-point add/subtract device design normalized floating-point arithmetic unit single-precision IEEE Standard 754 (2011-09-03, VHDL, 5KB, 下载60次)
[VHDL/FPGA/Verilog] h_adder
一个二位全加器的VHDL实现程序，能够完美在Quartus上运行
a h_adder write in VHDL，can work well on Quartus (2011-06-08, VHDL, 1KB, 下载3次)
[加密解密] des
基于FPGA的DES加解密系统的实现，希望对大家有帮助
FPGA-based implementation of DES encryption and decryption system (2011-05-30, VHDL, 907KB, 下载6次)
[VHDL/FPGA/Verilog] wangshibo
运算器，设计一个4位的算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传递。
yunsuanqi (2011-01-05, VHDL, 36KB, 下载4次)
[VHDL/FPGA/Verilog] QUANJIAQI
是一用maxplusii 做出来的全加器的完整的ppt非常的详细
Is made out by maxplusii complete full adder is detailed ppt (2010-12-16, VHDL, 701KB, 下载3次)
[VHDL/FPGA/Verilog] shiyan3
利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器。还有一个4-16译码器的VHDl程序
adder 4-16 (2010-11-15, VHDL, 399KB, 下载4次)
[VHDL/FPGA/Verilog] Lab19Tetris
Lab19 俄罗斯方块Lab19 Tetris
Lab19 Lab19 Tetris Tetris (2010-08-22, VHDL, 732KB, 下载7次)
[VHDL/FPGA/Verilog] addmultiply
采用VHDL硬件描述语言实现两个数据的加乘，例化
Using VHDL hardware description language to achieve two data addition and multiplication, cases of (2010-06-17, VHDL, 1KB, 下载2次)
[VHDL/FPGA/Verilog] ep1c629_dds
直接数字式频率合成器dds源代码加测试代码
Direct Digital Frequency Synthesizer dds source code plus test code (2010-06-02, VHDL, 95KB, 下载7次)
[VHDL/FPGA/Verilog] manch
该文件是一个完整的工程文件，用VerilogHDL语言编写，包括曼彻斯特编码器的设计文件和仿真测试文件以及解码器的设计文件和仿真测试文件。在Modelsim中仿真测试通过。
The document is a complete project file, with VerilogHDL languages, including the Manchester encoder design documents and simulation test files and decoder design documents and simulation test file. In the Modelsim simulation test. (2010-03-22, VHDL, 120KB, 下载115次)
[VHDL/FPGA/Verilog] Verilog
全加器的Verilog 实现代码
寄存器的Verilog 实现代码
Low-pass filter integral part of full-adder and register the Verilog implementation code (2009-11-13, VHDL, 3KB, 下载26次)
[Windows编程] 1002016p_Sa
设计一个两位全加器，并用发光二极管显示结果。全加器的三个输入（二个数字输入，一个进位输入）用实验箱中W1,SW2,SW3控制，二个输出用发光管LED1,LED2显示。整个设计采用层次设计方法，顶层文件采用原理图输入法。整个电路设计思路分三部分：
1半加器电路设计；
2.全加器电路设计，是在半加器的基础上设计的；
3.数据输入，输出电路设计。
The design of a two full-adder, and the result will be displayed using light-emitting diodes. Full adder of the three inputs (two digital input, a binary input) with the experimental box W1, SW2, SW3 control, two output with LED LED1, LED2 display. Used throughout the design-level design methodology, the top-level schematic document using the input method. The whole circuit design divided into three parts: one half adder circuit design 2. Full adder circuit design, in the half adder based on the design 3. Data input and output circuit design. (2008-04-20, VHDL, 34KB, 下载4次)