通过spi实现加速度计adxl357读取xyz三轴方向的加速度值
Accelerometers adxl357 read the acceleration value of XYZ three-axis direction through SPI (2020-03-06, VHDL, 5KB, 下载14次)
实现四连体数码管循环进位计数功能，每秒数字加1
Realizing the counting function of four continuous digital tubes (2018-08-06, VHDL, 2306KB, 下载0次)
各种密码算法的FPGA实现情况
1.AES算法FPGA实现分析
2.DES加密算法的高速FPGA实现
3.RSA加解密运算的FPGA硬件实现研究
FPGA implementation of various cryptographic algorithms (2018-04-22, VHDL, 17491KB, 下载45次)
矩阵键盘扫描以及数码管自动加一计数显示，适合初学者参考
Matrix keyboard scanning and automatically add a digital counter display, suitable for beginners reference (2015-10-16, VHDL, 112KB, 下载1次)
一个八位加法器，利用四个全加器组成，并兼有溢出提示功能
An eight adder using four full adder composed, and both spill prompts (2014-06-15, VHDL, 1KB, 下载2次)
verilog编写的可综合的加减法器 速度较快
verilog written on subtraction can be integrated faster (2013-12-08, VHDL, 176KB, 下载5次)
方便扩展学习的四位全加器；用VHDL语言描述实现，是初学者一个不错的学习历程。。。完整可运行工程喔
4 bits adder (2013-12-04, VHDL, 238KB, 下载2次)
一位全加器的VHDL程序，上学时实验用的，很简单的，初学者可以看看
A full adder VHDL program, school experiment, very simple, beginners can look (2013-11-13, VHDL, 12KB, 下载2次)
成功接收艾法斯产品lvds信号的verilog程序，网上介绍比较少，希望有所帮助
Aeroflex products successfully received lvds signal verilog program, online presentation is relatively small, I hope to help (2013-09-13, VHDL, 8831KB, 下载10次)
曼彻斯特编码解码的代码，在网上找到的。因为毕设需要找到的，特此分享。
Manchester encoding and decoding the code found on the Internet. Need to find the complete set, is hereby share. (2012-06-05, VHDL, 1KB, 下载13次)
基于FPGA的3-des加解密系统的实现
FPGA-based 3-des encryption system implementation (2011-05-30, VHDL, 260KB, 下载9次)
基于Verilog的7960实现。主要实现曼彻斯特的编解码。采用的倍频采样的方法。
Based on the 7960 Verilog implementation. Main achieved Manchester encoding and decoding. Frequency sampling method used. (2011-03-24, VHDL, 686KB, 下载19次)
通过运用quartusii运用vhdl语言描述一个全加器的设计程序
Vhdl language through the use of quartusii used to describe a full adder design process (2010-11-05, VHDL, 165KB, 下载5次)
基于VHDL语言编写的俄罗斯方块游戏，由VGA接口和电脑显示器显示，用PS2键盘操作控制。
Written in VHDL-based Tetris game, by the VGA interface and a computer display, with a PS2 keyboard control. (2010-09-06, VHDL, 3760KB, 下载75次)
一维DCT变换的Verilog HDL源程序，在ISE中已经通过编译，可以参考里面的文档。
One-dimensional DCT transform Verilog HDL source code, in the ISE has been through the compilation, you can refer to inside the document. (2009-11-12, VHDL, 412KB, 下载41次)
Example3 加/减法计数器
本例程实现的是一个加/减8 进制计数器。其中包括时钟输入、使能信号、加减控制信
号、复位信号、三位输入和一位进位位。
Example3 add/subtract counter implementation of this routine is a plus/minus 8 binary counter. These include the clock input enable signal, addition and subtraction control signals, reset signals, three inputs and a carry bit. (2009-08-26, VHDL, 25KB, 下载27次)
含计数使能、异步复位和计数值并行预置功能4位加法计数器
EDA Electronics Design Automation (2009-05-20, VHDL, 270KB, 下载2次)
3des10m性能优化设计代码，供加脱密适应，规模9000门
Performance Optimization 3des10m design code for the increase from Micronesia to adapt, scale 9000 (2008-12-12, VHDL, 9KB, 下载1次)
主要研究類 型是針對乘法
器在產生部份乘積 ( Partial Product Generation ) 項進行 有效率 的加總的動作，在本設計中，我們採用 Dadda Tree 壓縮樹，來 針對部分乘積項，進行 加總的動作，
主要設計以 4 bit、8 bit，以及 16 bit
Major research (2008-07-22, VHDL, 42KB, 下载5次)
2维DCt源码，可以实现8乘8点数据的2维DCT变换
2-D DCT-source, you can realize 8 x 8 data 2-D DCT transform (2008-05-15, VHDL, 5KB, 下载188次)