用Python编写的融合乘加（FMA）单元Verilog生成器
Fused Multiply Add (FMA) unit Verilog generator written in Python (2018-04-26, Python, 20KB, 下载0次)
这是一个简单的全加器VHDL文件，水平低下。
This is a simple full adder VHDL file, low level. (2018-11-24, VHDL, 2505KB, 下载0次)
二进制十一位加十三位得到十四位的功能实现，加法器
Binary 11 bit plus 13 bit adder (2018-06-11, VHDL, 177KB, 下载0次)
加/减可调十六位计数器，可以清零，代码清晰
Plus/minus sixteen adjustable counter can be cleared, the code clear (2016-07-20, VHDL, 486KB, 下载1次)
布斯，阵列乘法器，加减交替除法器，以及ROM存储器，FIFO存储器
Booth, array multiplier, divider alternately add and subtract, and ROM memory, FIFO memory (2015-10-16, VHDL, 19KB, 下载2次)
Adder Substrator 能夠顯示在FPGA上並且能夠實際作加減 可做signed int
Adder Substrator (2015-05-13, VHDL, 14KB, 下载1次)
用Verilog语言实现的半加器功能，非常好的例程。
Verilog language implementation with half adder function, very good routine. (2014-07-31, Others, 228KB, 下载1次)
VHDL编写的一个简单的8位全加器，提供分享
VHDL prepared a simple 8-bit full adder, providing shared (2014-06-10, VHDL, 397KB, 下载1次)
VHDL时钟芯片设计，走时加显示,用于XC3S50-TQ144，引脚已定义，可直接载入运行
VHDL clock design with display (2014-03-18, VHDL, 1314KB, 下载5次)
简明的DES密码算法的VHDL代码，实现了基本的加脱密
Condensed DES cryptographic algorithm VHDL code, basic plus decryption (2013-03-04, VHDL, 5KB, 下载2次)
adxl345加速度计数值读取程序，IIC串行方式
read the data from adxl345 (2012-12-05, Visual C++, 25KB, 下载9次)
使用VHDL语言编程，在FPGA上实现曼彻斯特编码，可用于通信领域编码。
VHDL language programming, implemented on FPGA Manchester encoding can be used in the communication field coding. (2012-11-28, VHDL, 22KB, 下载6次)
32位单精度浮点运算单元,遵从IEEE 754标准，持浮点加、减、乘、除等运算。
32-bit single-precision floating-point unit；comply with the IEEE 754 standard；support floating-point add, subtract, multiply operations. (2012-10-09, VHDL, 113KB, 下载72次)
8*8的乘法器基于quartus2的显示文件，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，由于是第一次上传文件，这个是基于quartus2的显示文件
8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations (2012-07-12, VHDL, 2KB, 下载4次)
nRF24le，功能為無線傳輸加類比取樣
nRF24le, plus analog wireless transmission function for the sampling (2012-02-01, Others, 145KB, 下载21次)
俄罗斯方块程序，Xilinx开发板，芯片型号Spartan3E，PQ208，用VHDL语言编写
Tetris program, Xilinx development board, chip type Spartan3E, PQ208, using VHDL language (2011-12-27, VHDL, 4224KB, 下载22次)
秒表功能的显示
LCD1602显示,自动加1
VHDL
SECOND WATCH
测试通过 (2009-05-25, VHDL, 29KB, 下载33次)
用VHDL语言实现半加器。已经通过编译和仿真
Implementation using VHDL language half adder. Has passed the compiler and simulation (2009-03-05, VHDL, 138KB, 下载2次)
完成一个加速器设计，全加器，具 8位计数器
Complete a accelerator design, full adder, an 8-bit counter (2008-12-25, VHDL, 1KB, 下载3次)
用Verilog HDL实现的曼彻斯特编码器和解码器。
Using Verilog HDL realize the Manchester encoder and decoder. (2008-04-13, VHDL, 9KB, 下载249次)