在SystemVerilog中使用Vivado开发的Zybo Z720 SOC FPGA的NES系统。丹顿·克莱恩（Danton Klein）和安东尼·斯特罗斯（Anthony Stross）。
An NES system for an Zybo Z720 SOC FPGA developed in SystemVerilog using Vivado. By Danton Klein and Anthony Stross. (2024-01-19, VHDL, 0KB, 下载0次)
曼彻斯特小型实验计算机的VHDL实现。
VHDL Implementation of the Manchester Small Scale experiminetal Computer. (2015-10-05, VHDL, 2391KB, 下载0次)
采用Quartus软件综合半加器结构，包含代码和综合RTL电路图
Quartus software is used to integrate half adder structure, including code and integrated RTL circuit diagram. (2018-08-27, VHDL, 2767KB, 下载0次)
FPGA基础代码，模10计数器，可实现加计数
FPGA code base mold 10 counters, counting can be achieved (2016-12-11, VHDL, 404KB, 下载2次)
加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用
Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly (2016-12-06, VHDL, 866KB, 下载79次)
这是一个计数器，可以实现自加1操作的自动计数器。
this is a counter ,By Mika realization operational counter add 1. (2015-07-13, VHDL, 2928KB, 下载4次)
基于VHDL的4位加法器。
由4个一位全加器级联构成。
VHDL-based 4-bit adder.
One consists of four full adder cascade. (2014-03-30, VHDL, 1KB, 下载1次)
此程序是用VHDL语言描写的全加器程序，从顶层开始设计的
This procedure is described using VHDL full adder program, designed to start from the top (2013-12-25, VHDL, 98KB, 下载1次)
简单的三人表决、一位全加器、三八译码器的VHDL语言的实现
Three simple voting, a full adder, the three eight decoder ，use VHDL language
(2013-07-15, VHDL, 1KB, 下载2次)
基于NOIS II的AES加解密系统 完整的工程文件
NOIS II-based AES encryption and decryption of a complete project file system (2013-05-26, VHDL, 6569KB, 下载9次)
在板子上全部实现。代码有：1.一位全加器；2.LED计数器；3.数码管显示0-9；4.60秒数码管计数显示；5.电子钟；6.SOPC；7.定时中断；8. TLV5618；9.按键计数
在板子上全部实现。代码有：1.一位全加器；2.LED计数器；3.数码管显示0-9；4.60秒数码管计数显示；5.电子钟；6.SOPC；7.定时中断；8. TLV5618；9.按键计数 (2013-05-08, VHDL, 21KB, 下载18次)
这个是用verilog语言写的一个全加器的程序
This is to use verilog language to write a full adder program
(2012-12-27, VHDL, 223KB, 下载3次)
一个简单的算术逻辑运算模块的Verilog代码，可进行加、减、自增、自减，比较大小等运算
alu module (2012-09-13, VHDL, 1KB, 下载5次)
1位全加器的VHDL设计，已经在试验箱上实验通过。
VHDL design of a full adder has been in the chamber on the experiment through. (2012-04-08, VHDL, 116KB, 下载5次)
2路视频数据加4路串行数据编解码，系统时钟30M
2-way video data plus 4-way serial data encoding and decoding, the system clock 30M (2011-09-14, VHDL, 405KB, 下载7次)
基于fpga 的航空总线设计资料 MIL_STD_1553B总线设计系统 曼彻斯特码的编码等等
Fpga-based design information MIL_STD_1553B air bus system bus design, etc. Manchester encoding (2011-04-26, VHDL, 46426KB, 下载45次)
通过四个半加器的互联，来实现四位加法器的电路结构
Through the interconnection of four and a half adder to achieve the four adder circuit (2011-02-20, VHDL, 44KB, 下载5次)
基于SOPC实现的俄罗斯方块,用VGA来做显示，PS2键盘来控制
SOPC-based implementation of Tetris, to do with the VGA display, PS2 keyboard to control the (2010-11-03, VHDL, 12848KB, 下载48次)
vhdl语言实现cpld功能，本程序包括全加器，触发器，交通灯程序，适用maxII软件调试。
include full_adder,plus,traffic (2009-07-15, VHDL, 658KB, 下载6次)
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
This procedure is used VHDL hardware description languages, the realization of the four full-adder function (2008-12-11, VHDL, 52KB, 下载9次)