用VHDL语言实现一位全加器的功能，代码分为3个文件
Realization of the function of one bit full adder (2020-06-05, VHDL, 2746KB, 下载0次)
half adder半加器的VHDL代码文件和原理图文件
Half adder VHDL code file and schematic file (2020-05-05, VHDL, 263KB, 下载0次)
循环语句描述8位全加器，generate语句
Cyclic statement description adder (2018-10-30, VHDL, 620KB, 下载0次)
模六十计数器，在basys2实验板上选择右边两个数码管计数，从0到59.依次加一。
count sixty (2015-12-20, VHDL, 234KB, 下载7次)
组合逻辑全加器，在vhdl环境下的，我试过，可以运行。
The combinational logic full adder in VHDL environment, I tried, you can run. (2013-04-25, VHDL, 749KB, 下载4次)
半加器的源代码，适合初学者上实验课时用！！！
The source code for half adder, the experimental class for beginners on (2012-06-18, VHDL, 15KB, 下载3次)
EDA教程实用技术,基于VHDL的八位数字全加器
EDA tutorials and practical techniques, VHDL-based eight-digit full adder (2011-12-20, Asm, 614KB, 下载3次)
VHDL语言编写的一个10进制的程序 关于半加器的设计程序
VHDL language preparation a 10 into the program (2011-10-28, Visual Basic, 4KB, 下载2次)
浮点数加/减法器的设计
规格化的浮点数运算器
IEEE标准754 单精度
Floating-point add/subtract device design normalized floating-point arithmetic unit single-precision IEEE Standard 754 (2011-09-03, VHDL, 5KB, 下载60次)
DFF1开发 半加器 超好用的 不信你们试一试呀
DFF1 development of half adder Chaohaoyong do not believe you try ah (2011-07-17, VHDL, 1KB, 下载3次)
一个二位全加器的VHDL实现程序，能够完美在Quartus上运行
a h_adder write in VHDL，can work well on Quartus (2011-06-08, VHDL, 1KB, 下载3次)
运算器，设计一个4位的算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传递。
yunsuanqi (2011-01-05, VHDL, 36KB, 下载4次)
是一用maxplusii 做出来的全加器的完整的ppt非常的详细
Is made out by maxplusii complete full adder is detailed ppt (2010-12-16, VHDL, 701KB, 下载3次)
利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器。还有一个4-16译码器的VHDl程序
adder 4-16 (2010-11-15, VHDL, 399KB, 下载4次)
Lab19 俄罗斯方块Lab19 Tetris
Lab19 Lab19 Tetris Tetris (2010-08-22, VHDL, 732KB, 下载7次)
关于ＦＰＧＡ显示的程序，很实用，希望旅游时间下载，如有合作的请加我ＱＱ
ａｂｏｕｔ ｔｈｅ ｃｏｄｅ ｏｆ ＦＰＧＡ (2010-07-06, Visual C++, 948KB, 下载3次)
采用VHDL硬件描述语言实现两个数据的加乘，例化
Using VHDL hardware description language to achieve two data addition and multiplication, cases of (2010-06-17, VHDL, 1KB, 下载2次)
直接数字式频率合成器dds源代码加测试代码
Direct Digital Frequency Synthesizer dds source code plus test code (2010-06-02, VHDL, 95KB, 下载7次)
该文件是一个完整的工程文件，用VerilogHDL语言编写，包括曼彻斯特编码器的设计文件和仿真测试文件以及解码器的设计文件和仿真测试文件。在Modelsim中仿真测试通过。
The document is a complete project file, with VerilogHDL languages, including the Manchester encoder design documents and simulation test files and decoder design documents and simulation test file. In the Modelsim simulation test. (2010-03-22, VHDL, 120KB, 下载115次)
全加器的Verilog 实现代码
寄存器的Verilog 实现代码
Low-pass filter integral part of full-adder and register the Verilog implementation code (2009-11-13, VHDL, 3KB, 下载26次)