撒爱上大声地阿斯达四大四大十大大实打实adcsd a
asdasd vasdvafsdacfsectsrsere (2018-05-22, VHDL, 766KB, 下载0次)
实现串口传输， 非常好用的资料，亲测好用，用的平台是赛灵斯的芯片
serial transmission (2018-05-16, VHDL, 885KB, 下载0次)
利用quartus9.0中元器件模块设计的四位全加器，能运行出结果
Quartus9.0 binary device using the design of four bit full adder, can run the results (2017-06-28, VHDL, 99KB, 下载1次)
依据帧头信息进行数据的解帧以及加帧头,从而提取到有效信息
Solutions based on the frame header information and data plus header (2014-12-22, VHDL, 3675KB, 下载5次)
16位实验CPU设计——设计16位的ALU，实现9种运算：逻辑运算（与、或、非、异或）4种、算术运算（加、减、自加、自减）4种以及传送操作1种；
16 Experimental CPU design (2013-11-17, VHDL, 11KB, 下载8次)
数字电路创新设计:不等长编码。对莫尔斯电码的改进研究，用vhdl实现
inequal length code (2013-10-31, VHDL, 15751KB, 下载1次)
bcd码的ALU单元，包含全加、全减、乘法、除法器
bcd code ALU unit, including All-Canadian, all subtraction, multiplication, division, unit (2013-06-15, VHDL, 51KB, 下载5次)
数字通信系统设计上机实验题，二分频，全加器，乘法器，四选一选择器
Digital communication system design on the experimental questions, divide, full adders, multipliers, four elected a selector (2013-06-04, VHDL, 18KB, 下载2次)
写出七到三化简表达式并用verilog实现，与传统全加做比较。（内含testbench）
Write seven to three simplification expression verilog achieve, compared with the traditional full. (Including testbench) (2013-05-21, VHDL, 429KB, 下载2次)
quartus软件编写的曼彻斯特编码的vhdl 源程序
the Quartus software development, Manchester encoding vhdl source (2013-04-14, VHDL, 1KB, 下载6次)
按键控制的四位加、减法计数器（数码管显示）
Keys to control the four plus the subtraction counter (digital tube display） (2012-11-27, VHDL, 380KB, 下载5次)
传统的采用软件方式实现的DES算法会在很大程度上占用系统资源，造成系统性能的下降。DES算法本身并没有复杂的数学计算，在加/解密过程中仅有逻辑运算和查表运算，因而从系统性能和加/解密速度的角度来看，采用硬件实现是个理想的方案。
rilog prepared by the entry of the code for beginners is very easy to understand and contribute to the digital circuit learning FPGA entry improve help (2011-10-05, VHDL, 283KB, 下载3次)
RC4算法，WEP算法，加解密，密钥长度256
RC4 algorithm, WEP algorithm, encryption and decryption (2011-03-31, VHDL, 3KB, 下载86次)
当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。分析七人表决器全加结果CBA（从高位到低位）中的八种情况：000-111，输出为“1”的量为100-111, 根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果。
failed to translate (2010-12-28, VHDL, 640KB, 下载4次)
信噪比可变的加性高斯白噪声信道下信号发生器的VHDL语言编程实现
the realization of data-creater on AWGN channel (2010-10-14, VHDL, 68KB, 下载235次)
短代码实现32位全加器，带经Quartus II9.1编程测试全部文件
Short code to achieve 32-bit full adder, with programming tested by the Quartus II9.1 all documents (2010-08-24, VHDL, 262KB, 下载6次)
用VHDL实现16位的简单CPU。具有加减乘除等功能
vhdl cpu can do add sub and so on (2010-06-18, VHDL, 2175KB, 下载8次)
一位ＢＣＤ码加法器的实现，所得结果大于９或进位位１则加６
A BCD code adder implementation, the result is greater than 9 or carry an additional 6-bit (2010-04-08, VHDL, 2KB, 下载4次)
正弦波发生器大运用阿斯达是法国阿双方 威尔uweyr 饿efw98ur wef8u
sinwave founcation (2009-04-16, VHDL, 1KB, 下载29次)
心电图机中灵敏度控制的VHDL代码，想交流的加我QQ147440013
ECG sensitivity control VHDL code, plus I would like to exchange QQ147440013 (2008-07-15, VHDL, 3KB, 下载10次)