[嵌入式/单片机/硬件编程] sparc
斯帕克，，
sparc,, (2021-03-13, VHDL, 0KB, 下载0次)
[其他] xor4b
实现四位全加器，为初学者提供参考说明，对VHDL语言有一定了解
it's a addler of four bits,which is designed for the new learner of VHDL language (2017-07-11, VHDL, 89KB, 下载1次)
[VHDL/FPGA/Verilog] 11
4个并行全加器的VHDL源代码和八个并行全加器的VHDL源代码，源代码
4 parallel full adder VHDL source code and eight parallel full adder VHDL source code source (2014-10-14, VHDL, 6KB, 下载1次)
[图形图像处理] WM_insert
图像加水印，图像无变化，水印可提取出来，用途是防盗版，篡改等。
Image processing watermark, the picture does not change, the watermark can be extracted, use anti-piracy, tampering. (2013-05-16, VHDL, 1KB, 下载7次)
[VHDL/FPGA/Verilog] dangeanjian
单个按键控制数码管加
通过对单个按键的控制使数码管自动增加
Single button control digital tube plus single button control digital tube automatically increase (2013-05-13, VHDL, 401KB, 下载6次)
[VHDL/FPGA/Verilog] f_adder
该工程描述的是一位全加器，可以用此作为基础，搭建多位全加器
The project description is a full adder can use this as a basis to build a number of full adder (2013-04-21, VHDL, 262KB, 下载4次)
[VHDL/FPGA/Verilog] aes
此程序完成aes的硬件语言实现部分，通过vhdl语言完成加解密过程。
This process is complete aes hardware language section, vhdl language to complete the encryption and decryption process. (2013-02-23, VHDL, 11882KB, 下载12次)
[VHDL/FPGA/Verilog] manchester_verilog
曼彻斯特码生成器（Verilog源代码）,可以在FPGA上进行验证。
Manchester code generator (Verilog source code), and can be verified on a FPGA. (2012-09-09, VHDL, 10KB, 下载7次)
[VHDL/FPGA/Verilog] screw
基于FPGA的串行数据加解扰代码，用VHDL实现，可跑400M的速度。
FPGA-based serial data plus descrambling code using VHDL, and can run 400M speed. (2012-06-06, VHDL, 1KB, 下载19次)
[VHDL/FPGA/Verilog] eluosifangkuai
俄罗斯方块vhdl实现源码 硬件altera的FPGA 键盘 16*16点阵 数码管
Tetris source vhdl implementation (2010-12-05, VHDL, 7328KB, 下载39次)
[VHDL/FPGA/Verilog] qj
全加器。使用Vhdl语言实现数字电路全加器功能，算法比较简单，供初学者参考。
Full adder. Digital circuits using Vhdl language full adder function, the algorithm is relatively simple for advanced users. (2010-05-28, VHDL, 144KB, 下载5次)
[加密解密] DESsuanfa
DES的加解密算法的实现，无错，非常适合毕业设计运用
DES encryption and decryption algorithm, error-free (2010-05-14, VHDL, 13KB, 下载38次)
[VHDL/FPGA/Verilog] sy1_yt
在max-plus 环境下使用vhdl语言实现用半加器组成全加器的功能。
In the max-plus environment, using vhdl language component with half adder full adder function. (2010-04-23, VHDL, 80KB, 下载3次)
[VHDL/FPGA/Verilog] acquire
利用FPGA来采集美新加速度计的数据，并将FPGA采集到的数据传给ARM系统处理
The use of FPGA to collect the new U.S. accelerometer data and the data collected FPGA passed ARM system processing (2009-12-10, VHDL, 3375KB, 下载21次)
[VHDL/FPGA/Verilog] manchester
1553B曼彻斯特编解码程序,用于总线通信
1553 decode and encode (2009-04-23, VHDL, 3KB, 下载121次)
[中间件编程] DifferentialManchestercodedecodingverilogcode
差分曼彻斯特码解码的verilog代码差分曼彻斯特码解码的verilog代码
Differential Manchester code decoding verilog code (2009-04-20, VHDL, 1KB, 下载87次)
[VHDL/FPGA/Verilog] md
基于VHDL语言实现的曼彻斯特解码。
VHDL manchester decode
(2009-03-04, VHDL, 1KB, 下载30次)
[书籍源码] 200681556499797
曼彻斯特编解码 用vhdl编写的，经过quartus功能仿真测试过了的
Manchester codec prepared using VHDL, the Quartus functional simulation has been tested (2008-11-08, VHDL, 101KB, 下载84次)
[VHDL/FPGA/Verilog] chuzuche
出租车模块设计加nios2设计cup程序代码
出租车模块设计加nios2设计cup程序代码
Taxi modular design design cup plus nios2 code taxi modular design design cup plus nios2 code (2008-09-10, VHDL, 1215KB, 下载7次)
[VHDL/FPGA/Verilog] f_adder
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
Using VHDL language using the serial method of using a full adder realize four full adder (2008-04-20, VHDL, 191KB, 下载10次)