使用MicroBlaze操作HDMI视频。锡林克斯斯巴达6。
Manipulation of HDMI video with MicroBlaze. Xilinx Spartan 6. (2015-05-07, VHDL, 157KB, 下载0次)
在两位全加器的基础上，使用元件例化，实现四位二进制数的加法功能。
Using component instance to realize the addition of Four Binary Numbers (2018-12-22, VHDL, 123KB, 下载1次)
俄罗斯方块俄罗斯方块”FPGA实现本项目主要在FPGA上实现了一个经典小游戏“俄罗斯方块”。本项目基本解决方案是，使用Xilinx Zynq系列开发板ZedBoard作为平台，实现主控模块，通过VGA接口来控制屏幕进行显示。
New Tetris (2016-06-22, VHDL, 5442KB, 下载10次)
基于FPGA的由两个四位全加器合成的八位全加器
Based on the synthesis of two four eight full adder full adder FPGA (2014-03-28, VHDL, 420KB, 下载8次)
设计16位算术逻辑单元，能实现加、减、加1、减1、与、或、非、传送的功能。
Design of 16-bit arithmetic logic unit, to add, subtract, add 1, subtract 1, AND, OR, NOT, transfer function. (2013-12-23, VHDL, 381KB, 下载3次)
曼彻斯特代码 程序完整可以直接用 将输入数据修改就可以用
Manchester code integrity of the process can be directly used to modify the input data can be used (2013-07-23, VHDL, 1KB, 下载5次)
bcd码ASIC码的FPGA VHDL实现加仿真
bcd to ASIC in FPGA VHDL (2012-12-29, VHDL, 205KB, 下载2次)
8*8的乘法器，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，
8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations (2012-07-12, VHDL, 2KB, 下载3次)
带有CDR和曼彻斯特编解码的串行接口，代码编译仿真成功过
Control Link Serial Interface with Manchester and CDR (2012-05-31, VHDL, 13KB, 下载23次)
德萨法阿斯地方顺风萨多夫阿斯顿法萨多夫多少
local wind Saduo Fu (2011-03-15, VHDL, 1KB, 下载2次)
2 维 DCT的VHDL实现以及 测试代码 ，
2-D DCT of the VHDL implementation and test code (2011-03-09, VHDL, 6KB, 下载36次)
曼彻斯特编解码器，本程序实现模拟MIL-STD-1553B总线上的数据格式
Manchester codec, the procedure for analog MIL-STD-1553B bus data format (2010-05-20, VHDL, 2KB, 下载46次)
裡頭有加法器,全加器,rippple adder
full adder ,rippple adder (2010-01-17, VHDL, 5KB, 下载2次)
本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的
The design is to design a full adder 4 content, is one of four full adder in series from the (2009-05-11, VHDL, 4KB, 下载5次)
一位全加器源码实现了MAX及其一系列器件实现全加的功能
A full adder and its source code to achieve the MAX series of devices to achieve the functions of the All-Canadian (2009-04-25, VHDL, 13KB, 下载6次)
布斯乘法器的语言描述功能违反外 暗暗达到
Booth multiplier described in the language (2009-03-31, VHDL, 2KB, 下载6次)
16个常用HDL编码打包上传 包括记数器，多路选择器，全加/半加器等，均通过modsim验证
16 commonly used HDL coding package upload includes counter, MUX, all add/semi-add, etc., are adopted to verify modsim (2009-03-20, VHDL, 4KB, 下载2次)
适用于xilinx的CPLD产品，曼彻斯特编码
Decoder for Xilinx CPLDs Customer Pack (2009-03-02, VHDL, 10KB, 下载9次)
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。
This is my ISP programming experiment in the preparation of an independent structural description of the four full-adder, through the four mapping of a full adder means four full-adder function, together with a digital display module will be full adder computing the results output to a digital display. (2008-12-21, VHDL, 119KB, 下载3次)
曼彻斯特编解码Verilog代码 非常好的 速度快，而且资源占用少。
Manchester codec Verilog code very good speed, but also occupy less resources. (2008-06-13, VHDL, 10KB, 下载151次)