高级设计2-电动布加洛
Senior Design 2 - The Electric Boogalo (2021-04-23, C++, 20KB, 下载0次)
标准曼彻斯特编码程序，通过仿真测试正常。
the code VHDL software and simulation (2020-03-02, VHDL, 750KB, 下载0次)
文档科斯塔斯环路滤波器。。。。。般若撒根本
wendangsafwrfgvearbeabf (2019-10-29, matlab, 3KB, 下载8次)
一位全加器的设计，基于VHDL语言的，顶层为语言
full adder (2016-04-18, VHDL, 155KB, 下载1次)
用Verilog 实现的计数器和简单的Verilog全加器。 同时也包含了最基础的计数器和全加器的Verilog写法
counters in verilog (2014-10-31, VHDL, 2644KB, 下载2次)
运行于Altera Cyclone FPGA平台,由VHDL编写的NRZ到曼彻斯特编码和曼彻斯特编码到NRZ解码程序。
Running on Altera Cyclone FPGA platform, consisting in VHDL coding NRZ to Manchester and Manchester encoding to NRZ decoding process. (2013-09-19, VHDL, 323KB, 下载30次)
巴特沃斯低通滤波器的具体实现过程。网上的都是仿真操作，不是真正实现巴特沃斯滤波器。程序在TC环境下运行。
Butterworth low-pass filter of the specific implementation process. Online simulation operations are not truly Butterworth filter. Program in the TC environment. (2013-07-09, Visual C++, 4KB, 下载10次)
Verilog HDL 曼彻斯特编解码，16位并口的曼彻斯特编解码
manchester decode and encode Verilog
(2013-05-16, VHDL, 2KB, 下载23次)
巴特沃斯带阻滤波器，能够很好的过滤掉高频信号，并且程序简单。
Butterworth band-stop filter, to filter out high frequency signal, and the program is simple. (2012-09-19, Others, 1KB, 下载13次)
带有CDR和曼彻斯特编解码的串行接口，代码编译仿真成功过
Control Link Serial Interface with Manchester and CDR (2012-05-31, VHDL, 13KB, 下载23次)
数字时钟 十二进制的 年月日可自加
digital clock (2011-12-13, VHDL, 433KB, 下载8次)
可以实现四位全加器，使用四个全加器串联的方式，不是快速进位位的方式
Can achieve four full adder, full adder using four series were not as fast carry bit of the way (2011-10-28, VHDL, 3KB, 下载5次)
I2C总线的实现，一个基于计数器的加法器。其中使用三个寄存器来实现计数器的功能，再由两个半半加器实现全加器额功能。
realize the inter-integrated circuit bus (2011-05-03, VHDL, 526KB, 下载5次)
曼彻斯特码编码电路，在工业电路中有较好的抗干扰性，而且编码电路简单，容易在FPGA上实现
Manchester encoding circuit, the circuit in the industry in a better anti-interference, and the coding circuit is simple, easily implemented on FPGA (2011-01-06, VHDL, 1KB, 下载11次)
FPGA嵌入式项目实战，曼彻斯特编码器与译码器
FPGA embedded project combat, Manchester encoder and decoder (2010-11-02, VHDL, 182KB, 下载54次)
FPGA实现的曼切斯特编码 VHDL语言
Manchester Encoding based on FPGA (2010-05-29, VHDL, 332KB, 下载48次)
算术逻辑部件的verilog代码，它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作
Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation (2010-04-23, VHDL, 166KB, 下载33次)
使用Verilog HDL 實現AES硬體加解密
Realize the use of Verilog HDL hardware AES encryption and decryption (2008-07-13, VHDL, 15KB, 下载245次)
曼彻斯特编解码Verilog代码 非常好的 速度快，而且资源占用少。
Manchester codec Verilog code very good speed, but also occupy less resources. (2008-06-13, VHDL, 10KB, 下载151次)
这是一个曼彻斯特编解码的VHDL源代码，非常好，值得一看。
Manchester codec VHDL source code, a very good eye-catcher. (2006-05-06, MultiPlatform, 10KB, 下载76次)