指令获取MIPS处理器模拟器，
Instruction Fetch MIPS processor simulator, (2017-12-11, Verilog, 0KB, 下载0次)
PWM定时器计数器（PTC）核心
PWM Timer Counter (PTC) Core (2014-07-17, Verilog, 309KB, 下载0次)
8选1多路选择器,计数器的设计,三人表决器实验
8 choose 1 Multiplexer, counter design, three voting experiment (2021-03-01, Verilog, 2084KB, 下载0次)
数字滤波器设计 fpga相关知识 程序示例资料
DIGITAL FILTER FPGA design knowledge, sample program information (2021-02-27, Verilog, 23198KB, 下载0次)
闹钟系统各模块代码，分频器，计时器，键盘，数码管，寄存器，和总的代码。
Alarm system module code (2020-05-18, Verilog, 17KB, 下载0次)
用ISE软件对洗衣机控制电路进行仿真，
1．洗衣机的状态为待机5s→正转60s→待机5s→反转60s→，并用3个LED灯和7段显示器分别表示其工作状态和显示相应工作状态下的时间。
2．可自行设定洗衣机的循环次数，这里设置最大的循环次数为15次。
3．具有紧急情况的处理功能。当发生紧急情况时，立即转入待机状态，紧急情况解除后，继续执行后续步骤；
4．洗衣机设定循环次数递减到零时立即报警，以表示洗衣机设定的循环次数已经结束。
Using ISE software to simulate the control circuit of washing machine (2020-04-20, Verilog, 53KB, 下载1次)
用两片74138 3-8线译码器实现4-16线译码器样例
Example of 4-16 line decoder implemented by two 74138 3-8 line decoders (2020-03-12, Verilog, 4KB, 下载0次)
FPGA 驱动SPI 控制器，经过测试完全通。有利于LSPI 控制器。
FPGA drives SPI controller, which has been tested completely. Good for lspi controller. (2020-01-12, Verilog, 2495KB, 下载0次)
4位二进制除法器，通过FPGA控制TLC1196AD转换器实现除法器，采用了移位相减法。
4-bit binary divider (2019-11-21, Verilog, 810KB, 下载0次)
verilog语言半加器全加器好好看看吧希望对大家有用
Verilog language, half adder, full adder. Have a look. I hope it will be useful to you. (2019-10-28, Verilog, 24KB, 下载0次)
使用system verilog编写的一系列代码。包括二进制码与格雷码转换，优先编码器，38解码器，计数器等等
system verilog code with testbench. (2019-07-20, Verilog, 8KB, 下载1次)
eda实验课 锁存器设计 用的是virelog语言
Virelog language is used in the design of latch in EDA Experiment Course (2019-06-20, Verilog, 275KB, 下载0次)
60进制的数字计数器，基于verilog VHDL语言设计
60-digit counter, based on Verilog VHDL language design (2019-06-17, Verilog, 330KB, 下载0次)
SRAM 8K*8 芯片存储器 芯片存储器 芯片存储器
SRAM 8K*8
Chip memory
Chip memory (2018-08-26, Verilog, 3KB, 下载14次)
用于数字逻辑电路实验抢答器的设计，可以实现抢答器的基本功能
The design of the responder for digital logic circuits can realize the basic functions of responder. (2018-06-10, Verilog, 3114KB, 下载0次)
计数器,可参数化的计数器，进行M模的计数操作。
Counter, parameterized counter, for M - mode counting operation (2018-04-27, Verilog, 9KB, 下载1次)
利用Xilinx ISE用Verilog编写的计算器
Using Xilinx ISEalculator and register heap program written in Verilog HDL language (2018-01-07, Verilog, 2949KB, 下载4次)
基于basys2的模60计数器设计，语言verilog
Design of module 60 counter based on basys2, Language Verilog (2017-11-30, Verilog, 10KB, 下载4次)
FPGA蜂鸣器实验设计，实现蜂鸣器功能，CLK与BEEP
FPGA,beep,verilog HDL, Signaltap II (2017-11-22, Verilog, 2974KB, 下载1次)
四人抢答器，ax516开发板完成功能，基于verilog hdl
Four person responder (2017-11-06, Verilog, 4313KB, 下载3次)