MIPS处理器的所有子模块（指令存储器、数据存储器、ALU等）的RTL Verilog文件，然后实现top mo...，
the RTL Verilog files for all sub-modules of the MIPS processor (Instruction memory, data memory, ALU, etc.) then implementing the top module of MIPS processor. (2023-10-05, Verilog, 0KB, 下载0次)
MIPS模拟器，计算机处理器和系统（SJTU中的MR329）的课程设计。，
MIPS simulator， the curriculum design for the Computer Processor and System (MR329 in SJTU)., (2018-03-25, Verilog, 0KB, 下载0次)
单周期MIPS处理器，，
SingleCycleMIPSProcessor,, (2022-08-15, Verilog, 0KB, 下载0次)
使用Verilog HDL的单周期处理器（类似于MIPS）。此外，还实现了数据存储器和缓存以及指令存储器和缓存...，
Single Cycle Processor (Similar to MIPS) using Verilog HDL. Also Data memory and Cache and Instruction Memory and Cache are also implemented. (2022-09-25, Verilog, 0KB, 下载0次)
ECE550项目MIPS处理器，，
ECE550projectMIPSprocessor,, (2021-11-18, Verilog, 0KB, 下载0次)
超标量MIPS微处理器，，
SuperscalarMIPSMicroprocessor,, (2020-12-01, Verilog, 0KB, 下载0次)
MIPS单周期处理器，，
MIPS-Single-Cycle-Processor,, (2022-03-18, Verilog, 0KB, 下载0次)
流水线MIPS微处理器，，
PiplinedMIPSmicroprocessor,, (2022-08-27, Verilog, 0KB, 下载0次)
流水线RV32I处理器
Pipelined RV32I Processor (2020-06-29, Verilog, 35KB, 下载0次)
基于FPGA的双通道2M 12bit示波器。通过800*480VGA显示器显示。
A dual channel 2M 12bit oscilloscope based on FPGA. Displayed through an 800 * 480VGA display. (2018-12-29, Verilog, 3KB, 下载0次)
移相器 是把输入信号的相位移动相应的度数
The phase shifter moves the phase of the input signal by the corresponding degree (2021-01-22, Verilog, 1KB, 下载0次)
1553B总线的编码器、解码器的verilog硬件描述语言的实现
1553B BUS coder and decoder (2020-05-20, Verilog, 31KB, 下载9次)
模糊控制器verilog程序，模糊控制器最简单的实现方法是将一系列模糊控制规则离线转化为一个查询表（又称为控制表）。这种模糊控制其结构简单，使用方便，是最基本的一种形式。
Verilog program of fuzzy controller (2020-04-14, Verilog, 7KB, 下载1次)
基于Verilog的七人表决器工程（包含整个QuartusII工程）
Verilog based seven person voter project (including the whole QuartusII project) (2019-11-06, Verilog, 279KB, 下载0次)
简单的38译码器代码，用verilog代码编写，有详细说明文档
Simple code for 38 decoders (2018-06-30, Verilog, 257KB, 下载0次)
调用寄存器LPM,流水线加法器LPM,流水线乘法器LPM等模块实现一个8位流水线乘法累加器。
Call a register LPM, pipelined adder LPM, pipeline multiplier LPM and other modules to achieve a 8 bit pipelined multiplication accumulator. (2018-05-03, Verilog, 939KB, 下载8次)
Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例 12.7】11 阶FIR 数字滤波器。。。。。。。
135 classic examples of Verilog design (2018-04-25, Verilog, 164KB, 下载3次)
写一个单周期处理器运行一段mips指令，并包含mips指令转汇编码的程序
Write a single cycle processor to run a section of MIPS instruction (2018-04-24, Verilog, 24KB, 下载9次)
一个关于寄存器的ALU功能，并能进行寄存器间的相互转化。
ALU REGISTER. THEY CAN TRANSLATE TO EACH OTHER. (2018-01-09, Verilog, 388KB, 下载1次)
利用Verilog语言设计一个PWM控制器，实现：控制器输入时钟1MHz；控制器输出脉冲周期1kHz，脉宽最小调节步长0.1%。
The Verilog language is used to design a PWM controller, which is realized: the controller input clock 1MHz; the controller output pulse cycle 1kHz, and the pulse width minimum adjustment step 0.1%. (2017-11-29, Verilog, 61KB, 下载9次)