UFSC语言和硬件描述课程知识库，Araranguá校区。，
Repository for the Language and Hardware Description course at UFSC, Araranguá campus., (2023-03-02, VHDL, 0KB, 下载0次)
用 Verilog HDL 设计一个多功能数字钟，包含以下主要功能：
1） 计时，时间以 24 小时制显示；
2） 校时；
3） 闹钟：设定闹钟时间，可利用 LED 闪烁作为闹钟提示；
4） 跑表：启动、停止；
5） 其他。
Using Verilog HDL design a multi-functional digital clock contains the following main functions: 1) time, the time is displayed in 24-hour clock 2) school 3) Alarm Clock: Set the alarm time, you can use the LED flashes as an alarm 4) Stopwatch: start, stop 5) Other. (2013-04-24, VHDL, 1206KB, 下载33次)
数字钟(for DE2 开发板)
1.‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。
2. 手动校时、校分、校秒的功能。
3．定时与闹钟功能，能在设定的时间发出闹铃声。
4．进行整点报时。从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次发出高音“嘀”的信号，此信号结束即达到整点。
5、一个秒表，最低位1 秒、60秒，手动停止，手动重置。
6、一个倒计时，显示小时、分钟、秒，可设置时间。
Decimal digital display (hour digital clock (for DE2 development board). ' ' , ' Minutes' , ' seconds' timer from 00 to 23). 2 when manually school, the school points School sec functionality. 3. Timer and alarm clock function, the alarm sounds at the set time. 4. The whole point of time. Starting at 59 minutes and 50 seconds, every 2 seconds issued time bass " beep" signal, five times in a row, the last issued a the treble " tick" signal, this signal the end to reach the whole point. 5, a stopwatch, the lowest 1 seconds, 60 seconds, manually stop manually reset. 6, a countdown display hours, minutes, seconds, set the time. (2012-11-11, VHDL, 887KB, 下载77次)
vhdl数字钟，有校时校分整点报时的基本功能
vhdl digital clock school, the school divided the whole point timekeeping function (2012-09-19, VHDL, 256KB, 下载30次)
B码的产生 使用B码进行校时 用来产生B码
以及B码的格式 说明
B generated code when using the B codes school code used to generate B and B code format description (2010-07-23, VHDL, 332KB, 下载130次)
B码校时（B码的产生）用来产生B码，实现B码校时 使设备进行同步。
B码校时（B码的产生）用来产生B码，实现B码校时 使设备进行同步。 (2010-07-23, VHDL, 5KB, 下载89次)
VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、实现闹钟功能（定时，闹响）；-
VHDL design process digital clock design basic requirements: 1.24 hours count display 2, when a school function (hour, minute) additional requirements: 1, to achieve alarm (time, alarm sound) - (2010-06-22, VHDL, 70KB, 下载48次)
多功能数字钟，有校时，仿广播报时，整点报时，闹铃等功能！
Multifunction digital clock, there are schools, the fake radio timekeeping, the whole point timekeeping, alarm and other functions! (2010-01-23, VHDL, 1KB, 下载95次)
多功能数字钟 能进行正常的时、分、秒计时功能, 分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。
2. 能利用实验系统上的按键实现“校时”“校分”功能：
3. 能利用扬声器做整点报时
VHDL (2009-10-23, VHDL, 1000KB, 下载29次)
名校微电子专业数字集成电路设计课件，共十三章。
Microelectronics elite professional digital IC design software, a total of 13 chapters. (2009-04-18, VHDL, 7486KB, 下载30次)
数字系统设计报告，多功能电子钟，显示年月日星期时分秒，及校时等功能
Digital system design report, multi-functional electronic bell, show date when the minutes and seconds a week, and school functions when (2009-01-02, VHDL, 131KB, 下载33次)
VHDL数字钟设计程序
设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、实现闹钟功能（定时，闹响）；
VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a school function (hours, minutes) additional requirements: 1, the realization of an alarm clock function (timing, downtown ring) (2008-12-23, VHDL, 7KB, 下载129次)
EDA 数字钟实现文件 能够实现计时,闹钟,校时功能
EDA digital clock time to achieve the realization of paper, alarm clock, school functions (2008-12-18, VHDL, 176KB, 下载44次)
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。
Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital clock. The main function of the completion are: time function, 24-hour time display through the Seven-Segment LED dynamic display time school settings function, can be set hours, minutes, seconds the stopwatch to start, stop, and maintain display and removal. (2008-12-11, VHDL, 178KB, 下载100次)
电子闹钟
clk： 标准时钟信号，本例中，其频率为4Hz；
clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；
mode： 功能控制信号； 为0：计时功能；
为1：闹钟功能；
为2：手动校时功能；
turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；
若长时间按住该键，还可使秒信号清零，用于精确调时；
change： 接按键，手动调整时，每按一次，计数器加1；
如果长按，则连续快速加1，用于快速调时和定时；
hour,min,sec：此三信号分别输出并显示时、分、秒信号，
皆采用BCD 码计数，分别驱动6 个数码管显示时间；
alert： 输出到扬声器的信号，用于产生闹铃音和报时音；
闹铃音为持续20 秒的急促的“嘀嘀嘀”音，若按住“change”键，
则可屏蔽该音；整点报时音为“嘀嘀嘀嘀—嘟”四短一长音；
LD_alert： 接发光二极管，指示是否设置了闹钟功能；
LD_hour： 接发光二极管，指示当前调整的是小时信号；
LD_min： 接发光二极管，指示当前调整的是分钟信号
err (2008-12-08, VHDL, 2KB, 下载34次)
电子时钟 EDA
基本要求：
24小时计数显示；
具有校时功能（时，分）
附加要求
1、秒表功能（复位，计时
Electronic clock EDA basic requirements: a 24-hour count showed with a school function (hours, minutes,) Additional requirement 1, stopwatch functions (reset, clock (2008-09-18, VHDL, 3KB, 下载33次)
ADC0809采样控制电路的实现ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中，转换时间约100us。主要控制信号有，START是转换启动信号，高电平有效。ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的所存信号。当模拟量送至某一输入端（如IN1或IN2），由3位地址信号选择，而地址信号由ALE锁存。
ADC0809频 实 ADC0809CMOS8位A/D 转 片8 模 饪?兀 煽8模 械一 转 校 转 时 约 100us要藕校START 转 藕牛 叩 平效ALE3位 通 选ADDCADDBADDA藕诺藕拧模 某一 耍 IN1IN23位藕选 瘢 藕ALE file (2008-09-04, VHDL, 28KB, 下载38次)
设计一个多功能数字钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”“秒”数字显示。整点能自动打点、报时。要求报时声响四低一高，最后一响为整点。具有校时功能。要求电路主要采用中小规模CMOS集成电路。要求电路尽量简化，并选用同类型的器件。在EWB电子工作平台上进行电路的设计和计算机仿真。
The design of a multi-function digital clock, 24 hours a day for a cycle count. Accurate time, a (2008-09-03, VHDL, 330KB, 下载42次)
这是一个数字钟的VHDL实现.采用八段数码管显示！
--可调闹铃，可校时。
This is a digital clock to achieve the VHDL. Using eight digital tube display!- Adjustable alarm can be school. (2008-06-26, VHDL, 5KB, 下载68次)
学习使用FPGA做一些简单的编码器,RS(5,3)编码就是5个字符中有5-3=2两个校正字
Learning to use the FPGA to do a few simple encoders, RS (5,3) code is five characters in 5-3 = 2 has two correction words (2008-04-01, VHDL, 969KB, 下载136次)