UFSC语言和硬件描述课程知识库，Araranguá校区。，
Repository for the Language and Hardware Description course at UFSC, Araranguá campus., (2023-03-02, VHDL, 0KB, 下载0次)
实现一个24小时制的数字时钟，可切换校时模式，带有闹钟和整点报时功能，约束文件基于basys2实验板
A 24-hour digital clock with alarm clock and full-time alarm function can be switched. The constraint file is based on the basys2 experimental board. (2018-12-30, Verilog, 36571KB, 下载3次)
基于basys2的简易数字钟，包含校时功能
A simple digital clock base on basys2 board, including timing function. (2016-05-13, Others, 414KB, 下载11次)
显示时、分、秒，有手动校时功能，计时过程具有报时功能
Display hours, minutes, seconds, manual timing function, timing processes with chime (2016-03-26, VHDL, 13KB, 下载1次)
这是本人在学校做的一个DDS信号发生器，频率相位可调。输入时钟50Mhz
DDS phase frequency adjustable Verilog (2015-07-29, VHDL, 2380KB, 下载22次)
基于fpga的多功能数字时钟 在数码管显示
verilog语言编写 可实现校时 暂停以及设定闹钟的功能
FPGA time clock (2015-05-02, VHDL, 74KB, 下载4次)
简单的电子钟 实现时分秒，校时，定时，闹钟功能
Electronic clock (hour, minute, and second, the school, the timing, alarm clock) (2012-12-31, Visual C++, 341KB, 下载2次)
利用8051单片机写的数字钟程序，显示采用了数码管，有校时的功能。
Digital clock written in 8051, showing the digital control, and school functions. (2012-08-01, C/C++, 25690KB, 下载4次)
基于UP3borad开发板的时钟设计，可校时，设置闹钟等
Clock design based on UP3borad the development board, can the school, set the alarm (2012-05-23, VHDL, 354KB, 下载6次)
用verilog编写的闹钟程序，含闹钟设置，计时，校时模块。
With verilog write alarm clock program, including alarm, timing, when the module. (2012-05-17, Others, 392KB, 下载6次)
数字钟的电路图.1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借用电路中的时钟。4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。
Digital clock circuit diagram (2012-02-21, VHDL, 943KB, 下载5次)
用Verilog HDL 设计一个多功能数字钟，包含以下主要功能：
（1） 计时，时间以24小时制显示。
（2） 校时，
（3） 跑表：启动、停止、暂停
Verilog HDL design with a multi-functional digital clock, includes the following main functions: (1) time, time to 24-hour display. (2) school, (3) stopwatch: start, stop, pause (2010-12-02, VHDL, 1342KB, 下载7次)
基于CPLD的交通灯控制，完成交通灯的功能，校错能力
CPLD-based control of traffic lights, traffic lights to complete the function, the school was wrong capacity (2010-10-08, VHDL, 426KB, 下载5次)
数字钟，用VHDL 编写。具有计时，校时（调分调时），报时功能
Digital clock, written with VHDL. With time, school time (when the tone on tones), timekeeping function (2010-09-02, VHDL, 188KB, 下载5次)
这是一个基于FPGA设计的24时多功能数字钟，具有正常星期、时、分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。
This is an FPGA-based design of multi-function digital clock 24 hours, with a normal week, hours, minutes, seconds, timing, dynamic display, maintaining, resetting, fast school hours, the whole point timekeeping, alarm clock function. (2010-03-06, VHDL, 773KB, 下载27次)
多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能
multifuntional digital clock written in verilog (2010-02-12, VHDL, 1KB, 下载7次)
s1. 所设计数字钟具有“时”、“分”、“秒”的十进制数字显示（小时从00～23）。
2. 可以进行手动校时、校分功能。
3. 能进行整点报时。从59分51秒开始每隔2秒钟连续发出四次低音“嘟。嘟、嘟、嘟”，，最后一次发出高音“嗒”。此信号响起时即达整点。
you can see see (2009-12-03, VHDL, 157KB, 下载24次)
基于vhdl的数字钟,分别由6个数码管显示24小时、60分钟、60秒的计数显示；设有校时、校分、秒清零校正功能，分别由3个按键控制；验证可用。
On vhdl digital clock, respectively, by 6 digital tube display 24 hours, 60 minutes, 60 seconds of the count display with school hours, school hours, seconds, cleared correction function, respectively, by three buttons control verification is available. (2009-11-13, VHDL, 261KB, 下载3次)
这时一个关于数字钟的VHDL程序，有计时、校时、报时等功能
When a digital clock on the VHDL program, there is time, school time, timer and other functions (2009-09-22, VHDL, 79KB, 下载6次)
1.计时功能采用24小时方式，显示小时、分钟、秒。
2.采用双键校时法，MODE和SET，前者选择始终模式（包括小时、分、秒校时），后者校时脉冲。
3.结果用6个共阳数码管显示。
1. Time functions the way the 24-hour, show hours, minutes, seconds. 2. The use of double bond at the Law School, MODE and SET, always choose the former model (including the hours, minutes and seconds when the school), the latter pulse school. 3. Results A total of six positive digital display. (2009-07-27, VHDL, 318KB, 下载3次)